专利名称：奇整数信号除法之装置及方法
技术领域：
本发明系关于电路的领域，更特定言之，本发明系关于数字信号处理及由一输入参考信号产生一奇整数除法信号。
背景技术：
有许多情况为具以输入时钟信号为基准且较输入时钟信号为长的期间之输出信号为所欲的。执行此工作的电路或逻辑路径常称为”频分电路”或”均分电路”。
除以偶整数为一种容易地解决方法，且数个电路实施例为已知。例如，具回馈的单一时钟缓存器可执行输入方波信号的除以2功能，除以其它偶整数可以排列为移位缓存器的数个此种缓存器完成，于此移位缓存器的输出可被用于除以2的次方且自该移位缓存器的各个级之输出的组合可被用于除以不是2的次方的偶整数。
然而，提供一种基于奇整数的均分功能为更为困难的问题，习知除法技术产生非50百分率工作周期的被除后的输出或是一般受限于可产生的被除后的信号。例如，本发明发明者之一使用由其它公司所售的早期产品中类似于第1图所示的电路，此电路仅提供除以3除法电路且无法执行更高奇整数的除法。
由前文，可了解目前仍无可容易达到的及可扩张的或弹性的电路以提供一为输入信号的奇整数除法的时钟信号。
摘要本发明系提供一种可达到可扩张的、近-50百分率工作周期、除以N除法电路之方法及/或电路，其中N为奇整数。
使用于此处提供的意旨，熟知本技艺者可了解本发明方法及装置可被有利地用于需要奇整数频分的广泛各种情况，例如通讯系统、磁带驱动控制器或其它I/O电路、一般DSP应用，等。
在特定具体实施例中，本发明可被了解为包括具五组延迟组件的连续或移位缓存器。第一组延迟组件接收来自第五组延迟组件的倒反回馈，第二组包括N个成串延迟组件，其中N为大于或等于2的任何正整数，中间组延迟组件具倒反时钟，第四组具N-1个成串延迟组件，最后一组延迟组件提供该倒反回馈。根据本发明，第一组的输出及中间组的输出被合并以提供该除法输出。
参考下列图式及详细叙述可更了解本发明。在不同图式中，类似编号项目被用来表示在此处提供意旨范围内的类似功能。在下文的一些图式及详细叙述中，本发明以多媒介讯息系统的重要独立具体实施例叙述。此不应用来限制本发明，使用在此处所提供的意旨，其可被应用于其它资料存取情况。
而且，在本技艺中已知逻辑系统可包括以组合形式的广泛各种不同组件及不同功能。系统的不同具体实施例可包括不同组件及功能之混合且可聚集各种功能做为不同组件的部份。为明了目的，本发明以包括许多不同革新组件及组件的革新组合之系统被叙述。不应推论限制本发明于包括所有列于在本说明书的任何说明具体实施例的革新组件之组合。于此处引用的所有出版物、专利、及专利申请案全文并入此处做为参考。
附图
简略说明第1图显示早期除以3除法电路的电路具体实施例。
第2图显示根据本发明特别具体实施例的除以7除法电路的电路具体实施例。
第3图为第2图所示电路的定序图实例。
第4图显示可扩张的奇整数频分电路之概括电路图。
第5图显示根据本发明特别具体实施例的除以5除法电路的进一步实例。
第6图显示可具体化本发明方向的信息处理装置。
特定具体实施例详细说明第2图显示根据本发明特别具体实施例的除以7除法电路的电路具体实施例。示于第2图的电路在输入信号CLK执行50百分率除以7操作以完成输出信号输出。如在图中所示，该电路的主要组件包括八个延迟组件，例如以似移位缓存器结构排列的数字逻辑正反器。在图中所示为标示为d1、d2、d3、d4、d5、d6、d7、及d0的移位缓存器。
如在第2图所说明，d7的倒反输出被送回做为d1资料输入的倒反回馈输入，d1输出为d2的输入，d2输出为d3的输入，d3输出为d4的输入，d4输出为d5的输入，d5输出为d6的输入，d6输出为d7的输入，及d7输出为d0的输入。如在图中所见，有一个共同的时钟CLK至延迟组件的每一个，除了中间延迟组件以倒反的CLK信号计时。
第2图的电路结构提供如第3图所示的输出。如在两图中所示，最后的除以7输出系得自d0及d4的输出之倒反XOR，由此产生该输入信号CLK的无干扰50百分率工作周期除以7输出。
第4图显示更概括及可扩充的电路以执行除以奇整数的功能。第4图说明一种一般情况，均分之扩充以提供除以X，其中X＝(N)2+1。在图中的d显示延迟组件或延迟组件参考期间，N可为大于2的任何正整数。
如此，当n＝2，得到除法为5；且当n＝3，得到除法为7。同样地，n＝4，得到除法为9，以此类推。
在一个具体实施例中，该延迟组件可被了解为数字逻辑正反器，延迟组件的其它形式可根据本发明各种具体实施例所说明的构造使用。
本发明具体实施例的操作之进一步了解可由考虑因回馈回路的倒反，所示的移位缓存器巡回一交替形式而被了解。藉由在适当位置指定该巡回的形式且合并它们，可得到无干扰50百分率工作周期除以奇整数输出信号。
该输入参考频率被提供用做共同的时钟(CLK)频率如在各图中所示。在特别具体实施例中，一种共同的重新设定输入被用来重新设定整个链至一已知状态。所提供输出非常接近50百分率工作周期，若该输入的参考频率在该工作周期些微变化，该输出的工作周期不会正好是50。
第5图显示根据本发明特别具体实施例的除以5除法电路的进一步实例。
而且，由在此处所提供的意旨可明显看出，根据特定具体实施例，本发明提供一些在该输入时钟工作周期变化的拒绝。具较大的除法除数，在该输入时钟工作周期的变化会约略地正比于除法量被稀释。
而且，由在此处所提供的意旨可明显看出，根据特定具体实施例，本发明提供一种因被操作为格莱码的XOR闸之操作而有”无干扰”时钟产生，因为在任何时间仅一个输入变化，故，藉由设计，XOR输出之操作为有效地无干扰。
而且，设计的简化使得在该频分电路无任何速度瓶颈地非常快速操作。
程序化信息应用的具体实施例第6图显示一种信息处理装置，其可具体化本发明方向，本发明可以硬件及/或软件方式实施。在本发明的一些具体实施例，本发明的不同方向可以客户侧逻辑或服务器侧逻辑实施。如在本技艺中所了解，本发明或其组件可以固定媒介(及/或可传输)程序组件具体化，其包括当被载至适当构形计算装置时会使该装置根据本发明执行之逻辑指示及/或资料。
第6图显示一种信息应用(或数字装置)700，其可被了解为一种逻辑装置，其可自媒介717及/或网络端口719读取指示。之后，装置700可使用这些指示以指引服务器逻辑或客户逻辑(如在本技艺中所了解)以具体化本发明方向。可具体化本发明方向的一个逻辑装置形式为如于700所说明的计算机系统，其包括CPU 707、选择性输入装置709及711、磁盘驱动器驱动715及选择性屏幕705。固定媒介717可被使用以程序化此种系统及可表示磁盘驱动器形式选择或磁媒介、磁带、固态内存等。本发明可以整体或部份为记录在此固定媒介的软件而被具体化。通讯端口719亦可被用来开始接收被用来程序化此种系统的指示及可表示任何形式的通讯连接。
本发明亦可以整体或部份在依特殊应用所订制的集成电路(ASIC)或可程序逻辑装置(PLD)的电路内而被具体化。在此情况下，本发明可以计算机可了解的描述语言而被具体化，此语言可被用来产生如此处所叙述操作的ASIC或PLD。
其它具体实施例目前本发明以参考特定具体实施例而被叙述，其它具体实施例为熟知本技艺者明显看出。特别是，使用者数字信息应用一般被说明或叙述为个人计算机。然而，该数字计算装置可为任何处理资料的装置，可包括如数字起动的电视、手机、个人数字助理等装置。
而且，仅管本发明已使用特定逻辑组件叙述，由在此处所提供的意旨可了解许多使用本技艺中已知的布尔代数或其它代数的替代结构亦在本发明范围内。本发明亦可经由软件使用数字信号处理的系统而被具体化，且无实体电路组件。
要了解此处所叙述的实例及具体实施例仅为说明用途且可清楚其各种修改及变化可由此处的意旨建议给熟知本技艺者且包括于此申请案的精神及意旨及权利要求内。于此处引用的所有出版物、专利、及专利申请案全文并入此处做为参考。
权利要求
1.一种以近-50百分率工作周期执行奇整数除法的电路，其包括一种分级串联电路，其包括(2*N)+2时钟延迟组件且自最后延迟组件的回馈被送至最初延迟组件的输入且其中N为大于或等于2的整数；一种分享输入时钟，其被供应至该延迟组件的每一个，且至少一个延迟组件的时钟输入被倒反；及一种功能，其合并该延迟组件的至少两个之输出以自该分享输入时钟产生除以奇整数信号。
2.根据权利要求第1项的装置，其中该输出包括该开始延迟组件的输出及其它延迟组件的输出。
3.根据权利要求第1项的装置，其中该输出包括该开始延迟组件的输出及具倒反时钟的该延迟组件之输出。
4.根据权利要求第1项的装置，其中该回馈为倒反的。
5.根据权利要求第1项的装置，其中该功能为XOR功能。
6.根据权利要求第1项的装置，其中该倒反的时钟输入被提供至中间延迟组件。
7.根据权利要求第1项的装置，其更包括一种提供该延迟组件的每一个的共同重新设定之重新设定输入。
8.一种提供使用一串延迟级具5或更大的奇整数除数的奇整数信号除法之方法，其包括提供第一组延迟级，该第一组接收来自最后一组延迟级的回馈；提供第二组延迟级，其包括N个成串延迟级，其中N为大于或等于2的正整数；提供具倒反时钟输入的中间组延迟级；提供N-1个延迟级的第四组；提供最后一组延迟级，其产生该回馈；合并该第一组的输出及该中间组的输出以产生所欲除法输出；及提出一种输入信号做为至该延迟级的共同时钟。
9.根据权利要求第8项的方法，其中N被选择为等于所欲被除整数的一半之整数结果。
10.根据权利要求第8项的方法，其中该回馈为倒反的。
11.根据权利要求第8项的方法，其更包括提供一种共同重新设定至该延迟级。
12.一种执行具近-50百分率工作周期的奇整数除法之电路，其包括含时钟延迟级的第一组，其接收来自最后一组延迟级的回馈输出做为输入；含两个时钟延迟级的第二组，每一个接收前一个级的输出做为输入；含时钟延迟级的第三组，其接收前一个级的输出做为输入且具来自其它级的时钟重新设定；含一个时钟延迟级的第四组，其接收前一个级的输出做为输入；第五组包括一回馈延迟级，其输出提供至该第一组；一合并器，合并至少该第一组的输出及该第三组的输出以产生参考信号的除法信号。
13.根据权利要求第12项的装置，其更包括提供共同时钟信号至每一个延迟级的第一路径。
14.根据权利要求第12项的装置，其更包括提供共同重新设定信号至每一个延迟级的第二路径。
15.根据权利要求第12项的装置，其中该合并器的输出为施加于该第一路径的输入参考信号之除以5周期信号。
16.根据权利要求第12项的装置，其中更包括该第二组及该第四组的每一个包括一个额外时钟延迟级及其中该合并器的输出为施加于该第一路径的输入参考信号之除以7周期信号。
17.根据权利要求第16项的装置，其中更包括该第二组及该第四组的每一个包括一个额外时钟延迟级及其中该合并器的输出为施加于该第一路径的输入参考信号之除以9周期信号。
18.根据权利要求第12项的装置，其中该第三组具藉由倒反来自第一路径的信号之时钟重新设定。
19.根据权利要求第12项的装置，其中该合并器提供一种XOR功能。
20.一种电子数据文件，其在数字媒介上记录或传输，当其被载至适当构形数字装置时，会使该装置根据本发明权利要求第8项的方法操作。
21.一种电子数据文件，其在数字媒介上记录或传输，当其被载至适当构形数字装置时，会使该装置具体化根据本发明权利要求第1项的系统。
全文摘要
本发明提供一种方法及\或电路，用以达成输入参考时钟接近百分之五十工作周期之除以奇整数输出。
文档编号G06F7/68GK1478227SQ01819884
公开日2004年2月25日 申请日期2001年11月13日 优先权日2000年11月30日
发明者M·卡森, D·阮, M 卡森 申请人:因芬尼昂技术北美公司