随机数发生装置和概率发生装置的制作方法

专利名称：随机数发生装置和概率发生装置的制作方法
技术领域：
本发明涉及一种适合于用于科学技术计算、游戏机或加密处理等中的随机数发生装置和使用该随机数发生装置构成的概率发生装置。而且，本发明涉及自动调整输入到触发器的2个输入信号的相位差以使得触发器输出的0或1的出现率一定的随机数发生装置，尤其涉及有效的相位调整部件。
背景技术：
高度的科学技术计算和游戏机或加密处理等中随机数的使用是不可缺少的，近年来，对具有同一性(由于随机数，在出现率上不产生差异的情况)且不具有随机数出现的规律性、前后的相关性、周期性等的高性能自然随机数(本征随机数)的产生装置和概率发生装置的需要日益增加。
并且，作为上述的自然随机数/概率发生装置，公知的是利用例如利用微弱放射线、电阻和二极管的热噪声或石英振荡器的振动等得到的随机的脉冲的情况。
但是，利用根据上述自然现象的随机脉冲的随机数/概率发生电路中，包含很多像上述随机脉冲的发生源、信号的妨碍器、波形整形、同一性的适当化电路等的模拟要素，因此电路规模变大，变复杂，从而难以将它们装载为议题的逻辑LSI，对于今后更需期待的IC卡等超小型、薄型高技术设备中使用是不利的。由于LSI化困难，生产性恶化，成本增高。
尤其，利用热噪声的情况容易受到外部噪声和电源变动或温度等的影响，缺点是动作稳定性欠缺，利用放射线的情况由于即使它很微弱也担心放射线对环境产生影响，因此可使用的放射线量有限制，由此，难以应付短时间产生大量随机数的用途。

发明内容
本发明的目的是提供一种高性能且安全性高的随机数发生装置和概率发生装置，通过由数字电路的结构实现自然随机数的生成，解决了作为上述已有技术的问题的同一性、规律性、相关性、周期性等问题。
本发明的另一目的是提供一种高性能的随机数发生装置和概率发生装置，解决了上述已有技术的问题，实现LSI装载的小型、薄型化而利于生产，同时在性能方面，也不产生同一性、规律性、相关性、周期性等问题。
本发明的再一目的是提供高速且高性能的随机数发生装置。
本发明的又一目的是提供一种1比特随机数发生装置和多比特随机数发生装置以及概率发生装置，可简单地检验随机数数据的出现同一性并提高可靠性。
这里，作为根据输入到2个输入部的信号的相位差确定输出的状态(0或1)的触发器，已知有D型触发器。
该D型触发器如图13所示，是具有作为输入部的时钟端子CLK和数据端子D，如图14(a)、14(b)所示的输入输出波形那样，根据CLK输入上升沿时数据端子D的状态(0或1)确定输出Q和Q(Q∶Q的反转输出)的状态的所谓的边缘触发型触发器。
这里，从图14(a)或图14(b)的状态使CLK信号的上升沿时间和D信号的上升沿时间的差(相位差)Δt接近0时，如图14(c)所示，存在触发器输出Qn、/Qn不确定的相位差范围。
本发明积极利用这种触发器的不确定动作来生成自然随机数。
<本发明的第一形式>
即，技术方案1所述的随机数发生装置，其特征在于具有对应输入到2个输入部的信号的相位差确定输出状态(0或1)的触发器；使这2个输入信号中产生相位差的延迟部；通过上述输入信号来控制上述相位差以使得触发器输出的0或1的出现率按规定反复周期一定的反馈电路。
根据技术方案2所述的随机数发生装置，其特征在于上述延迟部由将上述输入信号延迟数级来输出的延迟电路和对应选择输入选择延迟输出之一的选择电路构成。
根据技术方案3所述的随机数发生装置，其特征在于上述反馈电路具有计测上述输入信号的规定的反复周期的第一计数器；计测每个反复周期中上述触发器输出的0或1的出现数的第二计数器；按反复周期保持该第二计数器的计测输出的寄存器；产生用于设定上述触发器输出的0或1的出现率的比较数据的常数设定器；比较上述寄存器的输出数据和上述比较数据的大小的比较器；根据该比较器的比较输出产生上述选择电路的选择信号的可逆计数器。
上述技术方案1到3所述的结构中，关于随机数的产生，全部用数字电路实现具有同一型、且不具有规律性、相关性、周期性的自然随机数的发生装置。通过适当设定输入信号的反复周期和延迟部的设定相位差的分解能，可高速生成大量随机数。而且，是数字电路结构，容易应对LSI化。
根据技术方案4所述的随机数发生装置，其特征在于作为上述第一计数器中设定的反复周期的设定数据和上述比较器的比较数据，使用上述触发器输出的随机数或加密该随机数构成的随机数。
本结构中，与随机数的生成有关的周期性完全丧失。
根据技术方案5所述的随机数发生装置，其特征在于具有和技术方案3所述的随机数发生装置相同结构的辅助随机数发生装置，作为上述第一计数器中设定的反复周期的设定数据和上述比较器的比较数据，使用上述辅助随机数发生装置产生的随机数。
根据技术方案6所述的随机数发生装置，其特征在于具有和技术方案3所述的随机数发生装置相同结构的辅助随机数发生装置，作为上述第一计数器中设定的反复周期的设定数据和上述比较器的比较数据，使用上述辅助随机数发生装置产生的随机数和对上述随机数发生装置产生的随机数进行加密构成的随机数。
技术方案5和技术方案6所述的结构中，来自辅助随机数发生装置的随机数数据都不输出到外部(随机数发生装置以外)，因此生成的随机数的性质、倾向、周期性等不可预测，由此完全为自然随机数。
根据技术方案7所述的随机数发生装置，其特征在于向上述触发器的输入信号线附加波形整形电路而构成。
通过钝化波形整形生成的输入信号，扩大触发器的不确定动作范围，容易生成随机数。
根据技术方案8所述的随机数发生装置，其特征在于具有在接通电源时将上述比较器的比较数据设定为规定期间0的初始控制电路。
由此，电源接通开始到生成适当的随机数的期间缩短。
根据技术方案9所述的随机数发生装置，其特征在于作为上述触发器，使用D型触发器或R-S触发器。
根据技术方案10所述的随机数发生装置，其特征在于并列配置多个技术方案1所述的随机数发生装置。构成该并列型的随机数发生装置的各个随机数发生装置之间毫无关系。各个随机数发生装置也没有规律性、相关性、周期性。
根据技术方案11所述的概率发生装置，其特征在于具有技术方案1所述的随机数发生装置。
如上所述，该随机数发生装置具有同一型并且没有规律性、相关性、周期性，因此整体的概率分布相同。
<第二实施形式>
如上所述，作为根据输入到2个输入部的信号的相位差确定输出的状态(0或1)的触发器，已知有D型触发器。该D型触发器如图13所示，是具有作为输入部的时钟端子CLK和数据端子D，根据CLK输入上升沿时数据端子D的状态(0或1)确定输出Q和Q(Q∶Q的反转输出)的状态的所谓的边缘触发型触发器。
这里，从图14(a)或图14(b)的状态使CLK信号的上升沿时间和D信号的上升沿时间的差(相位差)Δt接近0时，如图14(c)所示，存在触发器输出Qn、/Qn不确定的相位差范围。并且该触发器的不确定动作范围在输入信号的抖动增大时扩大，更容易生成随机数。
本发明增大上述输入信号的抖动，积极利用此时的触发器的不确定动作来生成自然随机数。
即，根据技术方案12所述的随机数发生装置，自动调整输入到触发器的2个输入信号的相位差使得触发器输出的1或0的出现率一定，其特征在于在上述触发器输入线上附加由噪声发生源、放大该噪声的放大电路、通过该放大噪声信号使输入信号产生抖动的混频电路构成的抖动生成电路。
根据技术方案13所述的随机数发生装置，其特征在于上述触发器的两个输入线上附加上述抖动生成电路。
根据技术方案14所述的随机数发生装置，其特征在于上述触发器的某一个输入线上附加上述抖动生成电路，另一输入线上附加延迟时间校正用的积分电路。
这里技术方案12到技术方案14所述结构中，输入到触发器的输入信号产生抖动，扩大触发器的不确定动作范围。由此，容易生成具有同一性并且不具有规律性、相关性和周期性的完全自然随机数。
根据技术方案15所述的随机数发生装置，其特征在于具有按上述输入信号的反复周期闩锁上述抖动生成电路的输出的锁存部件。
本结构中，1次的随机数生成中得到1次的输入信号，稳定随机数的生成动作。
根据技术方案16所述的随机数发生装置，自动调整2个输入信号的相位差使得触发器输出的1或0的出现率一定，其特征在于在上述触发器的数据输入线上附加将上述2个输入信号的相位差变换为电压的相位-电压变换电路。
本结构中，相位-电压变换电路的输出上产生与连接于它的半导体元件(例如图39中缓冲器)的阈值电压大致相等的电压，自动调整2个输入信号的相位差(即相位-电压变换电路的输出)使得触发器输出的1或0的出现率一定。
根据技术方案17所述的随机数发生装置，其特征在于上述相位-电压变换电路具有仅在容许动作时动作的使能部件。
本结构中，仅在需要随机数时发出动作许可信号，使得可自由控制电路的激活期间，从而实现节电。
根据技术方案18所述的随机数发生装置，其特征在于上述相位-电压变换电路的输出上附加由噪声发生源、放大该噪声的放大电路、通过该放大噪声信号使输入信号产生抖动的混频电路构成的抖动生成电路。
本结构中，积极增加触发器输出的1或0的出现概率的不确定因素。因此，容易生成具有同一型并且不具有规律性、相关性和周期性的更稳定的自然随机数。
根据技术方案19所述的随机数发生装置，其特征在于具有仅在容许动作时动作的使能部件。
本结构中，仅在需要随机数时发出动作许可信号，使得可自由控制电路的激活期间，从而实现节电。
根据技术方案20所述的随机数发生装置，其特征在于上述混频电路由积分电路、分别以该积分输出信号和上述放大噪声信号为输入的串联P沟道晶体管电路和串联N沟道晶体管电路的串联连接电路构成。
根据技术方案21所述的随机数发生装置，其特征在于上述混频电路由以上述放大噪声信号和上述输入信号的合成信号为输入的N沟道晶体管电路和P沟道晶体管电路的串联晶体管电路构成。
根据技术方案22所述的随机数发生装置，自动调整输入到R-S触发器的2个输入信号的相位差使得触发器输出的1或0的出现率一定，其特征在于分别在构成上述R-S触发器的内部晶体管电路的R侧栅电路或S侧栅电路的电源侧上串联连接P沟道晶体管，在GND侧上串联连接N沟道晶体管自动同时，在上述P沟道晶体管和N沟道晶体管的输入上连接噪声发生源和放大该噪声的放大电路，通过该放大噪声信号变化一个上述栅电路的阈值电压。
根据技术方案23所述的随机数发生装置，自动调整输入到R-S触发器的2个输入信号的相位差使得触发器输出的1或0的出现率一定，其特征在于分别在构成上述R-S触发器的内部晶体管电路的R侧栅电路或S侧栅电路的电源侧上串联连接P沟道晶体管，在GND侧上串联连接N沟道晶体管自动同时，在上述P沟道晶体管和N沟道晶体管的输入上连接噪声发生源和放大该噪声的放大电路，通过该放大噪声信号变化二个上述栅电路的阈值电压。
R-S触发器中，R侧输入信号和S侧输入信号的上升沿的相位差接近于0时，产生亚稳现象。产生该现象时，触发器输出确定之前需要时间，一定时间后的输出状态保持0或1或阈值电压，或者为振荡状态。这里，技术方案22和技术方案23所述结构中，通过改变R侧和/或S侧栅电路的阈值电压，可从亚稳状态即时进入到1或0的稳定状态。并且，自动调整2个输入信号的相位差使得该触发器输出的1或0的出现率保持一定。
根据技术方案24所述的随机数发生装置，其特征在于上述放大电路由电容器和电阻构成的串联输入电路和P沟道晶体管和N沟道晶体管的串联电路构成，并且该晶体管电路的输入-输出之间插入电阻。
根据技术方案25所述的随机数发生装置，其特征在于上述放大电路由电容器和电阻构成的串联输入电路和P沟道晶体管和N沟道晶体管的串联电路构成，并且该晶体管电路的输入-输出之间并联插入电容器和电阻。
根据技术方案26所述的随机数发生装置，其特征在于多级串联连接上述放大电路构成。
根据技术方案27所述的随机数发生装置，其特征在于上述噪声发生源串联连接P沟道晶体管和N沟道晶体管的同时，使输入-输出之间短路而构成。
根据技术方案28所述的随机数发生装置，其特征在于上述噪声发生源串联连接P沟道晶体管和N沟道晶体管的同时，在输入-输出之间插入电阻而构成。
根据技术方案29所述的随机数发生装置，其特征在于上述噪声发生源串联连接P沟道晶体管和N沟道晶体管，在输入-输出之间插入电阻的同时，在输入-GND之间插入电阻和电容器构成的串联电路而构成。
根据技术方案30所述的随机数发生装置，其特征在于上述噪声发生源串联连接P沟道晶体管和N沟道晶体管，在输入-输出之间插入电阻的同时，在输入-电源之间插入电阻和电容器构成的串联电路而构成。
根据技术方案31所述的随机数发生装置，其特征在于上述噪声发生源在使N沟道晶体管的输入-输出之间短路的同时，在输出-电源之间插入电阻而构成。
根据技术方案32所述的随机数发生装置，其特征在于上述噪声发生源分别在N沟道晶体管的输入-输出之间和输出-电源之间插入电阻而构成。
根据技术方案33所述的随机数发生装置，其特征在于上述噪声发生源使P沟道晶体管的输入-输出之间短路的同时，输出-GND之间插入电阻而构成。
根据技术方案34所述的随机数发生装置，其特征在于上述噪声发生源分别在P沟道晶体管的输入-输出之间和输出-GND之间插入电阻而构成。
这里，在上述技术方案27到技术方案34所述的结构中，作为噪声发生源利用处于激活状态的电路元件(晶体管、电阻、电容器、或它们的组合)产生的微弱的热噪声，因此通过简单电路结构可非常廉价地实现。
根据技术方案35所述的概率发生装置，其特征在于使用根据技术方案12所述的随机数发生装置构成。
本结构中，随机数发生装置通过具有同一性、不具有规律性、相关性、周期性可实现理想的概率发生装置。若用于加密通信等，则可进行在保密方面有利的通信。
<发明的第三形式>
如上所述，作为根据输入到2个输入部的信号的相位差确定输出的状态(0或1)的触发器，已知有D型触发器。
该D型触发器如图13所示，是具有作为输入部的时钟端子CLK和数据端子D，根据CLK输入上升沿时数据端子D的状态(0或1)确定输出Q和Q(Q∶Q的反转输出)的状态的所谓的边缘触发型触发器。
这里，从图14(a)或图14(b)的状态使CLK信号的上升沿时间和D信号的上升沿时间的差(相位差)Δt接近0时，如图14(c)所示，存在触发器输出Qn、/Qn不确定的相位差范围。并且该触发器的不确定动作范围在输入信号的抖动增大时扩大，更容易生成随机数。
本发明是积极利用这种触发器的不确定动作的随机数发生装置。
即，根据技术方案36所述的随机数发生装置，由根据2个输入信号的相位差确定输出的状态(0或1)的触发器、调整上述输入信号的相位的相位调整部、通过上述输入信号控制上述相位差使得上述触发器输出的0或1的出现率在规定的反复周期内收敛为一定值的反馈电路构成，其特征在于上述相位调整部具有分别按顺序动作的相位的粗调整部件和微调整部件，实现相位调整宽度的扩大和相位调整时间的缩短。
根据技术方案37所述的随机数发生装置，其特征在于上述粗调整部件和微调整部件分别由将上述输入信号多级延迟并输出的延迟电路、根据选择输入选择延迟输出之一的选择电路和根据上述相位差控制上述选择输入的可逆计数器构成。
上述技术方案36或技术方案37所述的结构中，通过进行相位粗调整、微调整可扩大相位调整的范围和有效的进行相位调整。
根据技术方案38所述的随机数发生装置，由根据2个输入信号的相位差确定输出的状态(0或1)的触发器、调整上述输入信号的相位的相位调整部、通过上述输入信号控制上述相位差使得上述触发器输出的0或1的出现率在规定的反复周期内收敛为一定值的反馈电路构成，其特征在于上述相位调整部由将上述输入信号多级延迟并输出的延迟电路、根据选择输入选择延迟输出之一的选择电路和根据上述相位差控制上述选择输入的可逆计数器构成，并且，具有对比0或1的出现率的正态分布和上述反复周期内的0或1的出现次数，根据该出现次数对应的上述正态分布的位置可改变上述可逆计数器的计数的控制电路，实现相位调整时间的缩短。
本结构中，0或1的出现次数少的区域中，延迟输出的切换宽度增多，进行相位的粗调整，随着接近正态分布的中央将延迟输出的切换宽度减小来微调整相位。由此可有效进行相位调整。
根据技术方案39所述的随机数发生装置，其特征在于具有从电源接通时开始的一定期间中，使上述反复周期比通常动作时的反复周期短的初始控制电路。
由此，可缩短电压接通到生成适当的随机数的期间。
根据技术方案40所述的随机数发生装置，其特征在于在上述触发器的两个输入线上附加噪声发生源和噪声/相位变换器。
根据技术方案41所述的随机数发生装置，其特征在于在上述触发器的一个输入线上附加噪声发生源和噪声/相位变换器。
技术方案40或技术方案41所述结构中，输入到触发器的信号产生抖动，触发器的不确定动作范围扩大。由此，可高速且高精度地生成具有同一性而不具有规律性和相关性以及周期性的更稳定的自然随机数。
<发明的第四形式>
本发明中，着眼于内置要提高作为1比特随机数发生装置、多比特随机数发生装置和概率发生装置的可靠性，可自己检验随机数数据的出现同一型的功能。
即，根据本发明中技术方案42所述的1比特随机数发生装置，其特征在于具有输出0和1作为随机数数据的随机数发生器，备有对一定次数进行计数的第一计数器和对从上述随机数发生器输出的随机数数据的出现次数进行计数并生成次数数据的第二计数器，备有在第一计数器计数的每个周期中保持第二计数器的次数数据的寄存器，具有将该寄存器保持的次数数据作为检验数据输出的输出电路。
本发明中根据技术方案43所述的1比特随机数发生装置，其特征在于替代技术方案42的上述输出电路，具有比较预先设定的上限比较数据和下限比较数据与寄存器中保持的数据并输出检验信号的比较器。
本发明中根据技术方案44所述的1比特随机数发生装置，其特征在于具有输出0和1作为随机数数据的随机数发生器，备有保持从该随机数发生器输出的上次的随机数数据的数据保持器，备有比较上述随机数发生器输出的此次的随机数数据和上述数据保持器中保持的上次的随机数数据，在二者相同时输出计数增大信号，同时在二者不同时，输出计数清除信号的比较器，备有在从上述比较器接收计数增加信号时进行增加计数的同时，在从上述比较器接收计数清除信号时进行计数清除的计数器，备有将该计数器保持的数据作为检验数据输出的输出电路。
本发明中根据技术方案45所述的1比特随机数发生装置，其特征在于具有输出0和1作为随机数数据的随机数发生器，备有保持从该随机数发生器输出的上次的随机数数据的数据保持器，备有比较上述随机数发生器输出的此次的随机数数据和上述数据保持器中保持的上次的随机数数据，在二者相同时输出计数增大信号，同时在二者不同时，输出计数清除信号的第一比较器，备有在从第一上述比较器接收计数增加信号时进行增加计数的同时，在从第一比较器接收计数清除信号时进行计数清除的计数器，备有保持该计数器的输出数据的寄存器，备有比较该寄存器的数据和上述计数器的输出数据，在后者比前者大时写出数据重写信号，同时在此外的情况下输出数据保持信号的第二比较器，备有控制成在从第二比较器接收数据重写信号时将上述计数器的输出数据写入上述寄存器，同时在从第二比较器接收数据保持信号时保持上述寄存器的数据的控制电路；备有将上述寄存器保持的数据作为检验数据输出的输出电路。
本发明中根据技术方案46所述的1比特随机数发生装置，其特征在于替代技术方案45的上述输出电路，具有比较预先设定的比较数据和寄存器中保持的数据并输出检验信号的第三比较器。
本发明中根据技术方案47所述的一种1比特随机数发生装置，其特征在于具有输出0和1作为随机数数据的随机数发生器，备有对一定次数进行计数的第一计数器，备有保持从上述随机数发生器输出的上次的随机数数据的数据保持器，备有比较上述随机数发生器输出的此次的随机数数据和上述数据保持器中保持的上次的随机数数据，在二者相同时输出计数增大信号，同时在二者不同时，输出计数清除信号的比较器，备有在从上述比较器接收计数增加信号时进行增加计数的同时，在从上述比较器接收计数清除信号时进行计数清除的第二计数器，备有解码第二计数器的输出数据并按各信号长度输出的解码器，备有按各信号长度对该解码器的输出数据进行分别计数的多个第三计数器，备有按第一计数器计数的每一定次数分别保持第三计数器的每一个的输出数据的多个寄存器，备有控制成根据按第一计数器计数的每一定次数的信号和上述比较器的输出数据从上述各寄存器输出检验数据的控制电路。
本发明中根据技术方案48所述的1比特随机数发生装置，其特征在于附加选择寄存器的输出数据并输出的选择电路。
本发明中根据技术方案49所述的多比特随机数发生装置，其特征在于并列连接多个技术方案42所述的1比特随机数发生装置，附加按每1比特选择并输出从这些1比特随机数发生装置输出的检验数据的选择电路。
本发明中根据技术方案50所述的多比特随机数发生装置，其特征在于并列连接多个技术方案42所述的1比特随机数发生装置，附加按每1比特选择并输出从这些1比特随机数发生装置输出的检验信号的选择电路。
本发明中根据技术方案51所述的概率发生装置，其特征在于具有技术方案42所述的1比特随机数发生装置，备有将从该1比特随机数发生装置输出的随机数数据从串行数据变换为并行数据的移位寄存器，备有对一定的并行数据的比特长度进行计数的计数器，备有按该计数器计数的每个周期保持上述移位寄存器的并行数据的寄存器，备有比较预先设定的概率上限数据和概率下限数据与上述寄存器中保持的并行数据并输出概率信号的比较器。
本发明中根据技术方案52所述的概率发生装置，其特征在于具有技术方案49所述的多比特随机数发生装置，备有比较预先设定的概率上限数据和概率下限数据与从上述多比特随机数发生装置输出的随机数数据并输出概率信号的比较器。
这些结构中，作为数据保持器的代表例举出D型触发器，作为比较器的代表例，举出异或逻辑和元件(EXCLUSIVE-OR元件)。并且，通过采用这种结构，可自己检验随机数数据的出现同一性，使用者不需要进行统计处理。
为方便起见，括弧中的符号表示图中对应的部件，因此本发明不限于图中的记载。
附图的简要说明图1～图14表示本发明的第一形式。这些图中，图1是表示本发明的随机数发生装置的第一实施例的电路图；图2与图1相同，但表示随机数发生装置的第二实施例的电路图；图3是表示随机数发生装置的第三实施例的电路图；图4是表示随机数发生装置的第四实施例的电路图；图5是表示随机数发生装置的第五实施例的电路图；图6是表示附加了波形整形电路的本发明的随机数发生装置的部件电路图；图7是表示具体的波形整形电路的图；图8是表示图7的波形整形电路的输入输出波形的图；图9是表示附加初始控制电路的本发明的随机数发生装置的部件电路图；图10是表示使用R-S触发器的本发明的随机数发生装置的部件电路图；图11是本发明的并列型随机数发生装置的框图；图12是表示本发明的概率发生装置的概率分布的图；图13是表示D型触发器的图；图14是表示图13的D型触发器的输入输出波形的图；图15～图47表示本发明的第二实施形式。这些图中，图15是表示本发明的第二形式的随机数发生装置的第一实施例的图；图16是表示与上述随机数发生装置(图15)不同的构成的图；图17是表示本发明的抖动生成电路的结构的图；图18是表示本发明的抖动生成电路的与图17不同的结构的图；
图19是表示抖动生成中的输入输出波形的图；图20是表示本发明的噪声发生源的构成的图；图21是表示本发明的噪声发生源的与图20不同的结构的图；图22是表示本发明的噪声发生源的与图21不同的结构的图；图23是表示本发明的噪声发生源的与图22不同的结构的图；图24是表示本发明的噪声发生源的与图23不同的结构的图；图25是表示本发明的噪声发生源的与图24不同的结构的图；图26是表示本发明的噪声发生源的与图25不同的结构的图；图27是表示本发明的噪声发生源的与图26不同的结构的图；图28是表示本发明的放大电路的结构的图；图29是表示本发明的放大电路的与图28不同的结构的图；图30是表示本发明的抖动生成电路的图；图31是表示本发明的抖动生成电路的与图30不同的结构的图；图32是表示本发明的抖动生成电路的与图31不同的结构的图；图33是表示本发明的抖动生成电路的与图32不同的结构的图；图34是表示本发明的抖动生成电路的与图33不同的结构的图；图35是表示本发明的抖动生成电路的与图34不同的结构的图；图36是表示本发明的抖动生成电路的与图35不同的结构的图；图37是表示附加锁存电路的本发明的随机数发生装置的部件电路；图38是表示附加锁存电路的本发明的随机数发生装置的与图37不同的部件电路图；图39表示本发明的第二形式的随机数发生装置的第二实施例的图；图40是表示本发明的相位-电压变换电路的图；图41(a)和图41(b)是表示图40的相位-电压变换电路的图；图42是表示本发明的相位-电压变换电路的与图40不同的结构的图；图43是表示本发明的上述第二实施例的随机数发生装置的与图39不同的结构图；图44是表示本发明的随机数发生装置的第三实施例的图；图45是表示R-S触发器的内部结构的图；
图46是表示本发明的上述第二形式的第三实施例的R-S触发器的内部结构的图；图47是表示本发明的第三实施例的与图46不同的R-S触发器的内部结构的图；图48～图54表示本发明的第三实施形式。这些图中，图48是表示本发明的第三实施形式的第一实施例的随机数发生装置的结构图；图49是表示上述第一实施例的随机数发生装置的与图48不同的结构的图；图50是表示第二实施例的随机数发生装置的结构图；图51是表示相位调整时的粗调整和微调整的动作范围的图；图52是表示第三实施例的随机数发生装置的结构图；图53是表示具有同一性的随机数的正态分布的图；图54是分割加权图53的正态分布的图；图55～图67表示本发明的第四形式，这些图中，图55是表示本发明的1比特随机数发生装置的第一实施例的电路图；图56是表示本发明的1比特随机数发生装置的第二实施例的电路图；图57是表示本发明的1比特随机数发生装置的第三实施例的电路图；图58是表示本发明的1比特随机数发生装置的第四实施例的电路图；图59是表示本发明的1比特随机数发生装置的第五实施例的电路图；图60是表示本发明的1比特随机数发生装置的第六实施例的电路图；图61是表示本发明的1比特随机数发生装置的第七实施例的电路图；图62是表示本发明的多比特随机数发生装置的第一实施例的电路图；图63是表示本发明的多比特随机数发生装置的第二实施例的电路图；图64是表示本发明的概率发生装置的第一实施例的电路图；图65是表示本发明的概率发生装置的第二实施例的电路图；图66是表示本发明的概率发生装置的第三实施例的电路图；图67是表示本发明的概率发生装置的第四实施例的电路图。
实施发明的最佳形式<第一形式的实施例>
首先根据图1到图12说明本发明的随机数发生装置和概率发生装置的实施形式。
图1是表示随机数发生装置的电路图。
如图1所示，第一实施例的随机数发生装置110由触发器101和延迟部102以及反馈电路103构成。
这里，作为上述触发器101可使用具有根据输入到2个输入部的输入信号(CLOCK)的相位差确定输出的状态(0或1)的功能的触发器，本实施例中，信号输入中使用具有时钟端子CLK和数据端子D的图13所示的D型触发器。
上述延迟部102具有多个延迟输出端子，由串联连接的2个延迟电路117，118(延迟线)和根据选择输入选择该延迟输出之一的选择电路119(选择器)构成，上述2个延迟电路117，118的连接点(延迟中间点)连接于上述D型触发器101的时钟端子CLK，同时选择电路119的输出连接于数据端子D，D型触发器101中输入的2个信号的上升沿时间的相位差可任意调整。
上述反馈电路103由第一计数器111、第二计数器112、寄存器114、常数设定器116、比较器115和可逆计数器113(上/下计数器)构成。
第一计数器111计测输入信号CLOCK的预定的反复周期(CLOCK数(2×m))，第二计数器112在每个该反复周期中计测上述触发器输出的1(或0)的出现数。寄存器114在每个反复周期取入并保持第二计数器112的计数值。另外，每次计数值设置在寄存器114中时就将第二计数器112清零。常数设定器116输出用于设定触发器输出1(或0)的出现率的比较数据。本实施例中，预先设定为输出上述反复周期(CLOCK数(2×m))的1/2的值(m)。比较器115比较寄存器114的保持数据(n)和来自常数设定器116的比较数据(m)，对应比较结果(n＞m)或(n＝m)或(n＜m)产生比较输出。可逆计数器113按根据来自上述比较器115的比较输出设定的动作模式动作，将该计数数据作为下级选择电路119的选择信号s输出。并且，如上所述，选择电路119输出选择信号s选择的原CLOCK信号的规定延迟信号。
即，根据上述结构，可逆计数器对应寄存器114的输出数据(n)和来自该常数设定器116的输出数据(m)的比较输出在每个反复周期进行上/下动作(例如n＞m时进行向上计数，在n＜m时进行向下计数)，自动校正输入到D型触发器101的数据端子D的CLOCK信号的上升沿时间使得比较器115的比较输出收敛在n＝m(n＝m时计数动作停止，CLOCK信号的相位差维持一定)。具体说，如图14(c)所示，控制为CLK信号的上升沿和D信号的上升沿的相位差Δt接近0。由此，D型触发器101的输出上得到0和1的出现率常常维持50％的有同一性的1比特的串行随机数数据OUT。
本实施例中，常数设定器116中设定的比较数据设定为第一计数器111的反复周期的1/2(即，m)，但通过改变该m值，可将D型触发器输出的0或1的出现率设定在50％以外。例如，将m设定在反复周期的1/5，则0或1的出现率为20％。
但是，上述第一实施例中，第一计数器111的反复周期常常固定为一定(2×m)，因此生成的随机数有可能表示出几个周期的倾向。下面，图2到图5所示的第二到第四实施例是使这种随机数的周期性完全丧失的方法。
首先图2所示的第二实施例是替代上述的常数设定器116而新设置移位寄存器121、加法器122、比较器123等，将在每一反复周期输出的随机数列作为下一反复周期的设定数据(2×m)和比较器115的比较数据(m)的实施例。上述加法器122位将随机数列用作上述设定数据和比较数据而将输出随机数(0～m-1)的范围加1变更为(1～m)的范围。新的比较器123从第一计数器111的计数数据(A)和加法器122的输出数据(m)产生反复周期(2×m)。
接着，图3所示的第三实施例是向上述第二实施例追加加密电路124，将输出的随机数进行加密后用作上述设定数据和比较数据的实施例。还有，所谓加密是相互逻辑运算多个数据线的任意数据(例如异或逻辑和、异或逻辑和和异或逻辑和之间的异或逻辑和等)变换为与原数据不同的数据，图3中，移位寄存器121的输出数据16比特由加密电路124变换为8比特的数据。
根据这些第二、第三实施例，产生随机数时逐渐改变反复周期，因此生成的随机数的周期性完全消除。
接着，图4所示的第四实施例是附加校正上述第二实施例的随机数发生装置的辅助随机数发生装置104，将该辅助随机数发生装置104生成的随机数列与上述同样用作反复周期的设定数据(2×m)和比较器115的比较数据(m)的实施例，图5所示的第五实施例是将上述第三实施例的随机数发生装置附加为辅助随机数发生装置105，将辅助随机数发生装置105的输出和随机数发生装置110自身的输出进行加密的实施例。
根据这些第四、第五实施例，成为上述设定数据和比较数据的辅助随机数发生装置104、105的随机数用于随机数发生装置110的内部电路，不向外部输出，因此第三者不可能预测随机数的性质、倾向、周期性，从而得到完全的自然随机数。
图6是表示附加波形整形电路125的随机数发生装置的部件电路。这样，D型触发器101的输入线(D端子和CLK端子)上附加波形整形电路125强制钝化各输入信号的边缘时，更容易生成随机数。
图7表示输入输出的栅之间插入电阻R和电容器C构成的积分电路而构成的上述波形整形电路125。如图8(a)所示的输入输出波形那样，栅的阈值电压和积分波形的交点上在输出波形中产生抖动Δj。图8(b)表示阈值电压和积分波形的交点部的斜率λ和抖动Δj的关系，但该斜率λ(即信号钝化)增大时，抖动Δj也增大。即，该抖动Δj的大小扩大触发器的不确定动作范围，结果更容易生成随机数。
作为涉及的波形整形电路125，不仅是上述电阻R和电容器C构成，例如可通过线圈和电容器构成。
如图9所示，上述的第二到第五实施例中，比较数据用的随机数输出线上附加初始化期间设定电路126a和栅电路126b构成的初始控制电路126，电源接通时仅在规定的反复周期期间将该比较数据强制设为0。通过这种比较数据的初始化，电源接通时可有效进行输入信号的相位校正动作，从电源接通到得到适当随机数的过渡期间为最小。
以上说明的实施例中，作为随机数发生用的触发器，使用D型触发器，但本发明不限于此，可使用具有与此相同功能的触发器。例如，作为其他例子图10表示出使用R-S触发器的结构。根据图10，延迟电路117和118的连接点连接R-S触发器101的设置输入，选择电路119的输出连接R-S触发器101的复位输入。
如图11所示，上述的串行类型的随机数发生装置110并列配置P个，使得可构成P比特结构的并列型随机数发生装置120。该并列型随机数发生装置120中各个随机数发生装置110之间不存在任何关系。
接着说明使用本发明的随机数发生装置构成的概率发生装置。
图12中表示P(比特)构成的概率发生装置的概率分布。上述并列型随机数发生装置将每个随机数发生装置中1或0的出现率常常校正为例如50％。各个随机数发生装置110具有同一性而不具有规律性、相关性和周期性，因此整体的概率分布相同。
这里，对该随机数发生装置的相同的输出数据整体都设定图12的斜线所示的任意范围数据(r1，r2)，使得用下式可生成概率。
P0＝(r2-r1+1)/2P因此，通过适当设定范围数据(r1～r2)可得到任意概率。
如以上说明那样，用数字电路可实现具有同一性而不具有规律性、相关性和周期性的自然随机数发生装置和概率发生装置。若是数字电路结构，则容易应对LSI化，有利于生产，可对科学技术计算、游戏机、加密处理等广泛的领域的用途高速廉价地提供大量随机数和概率数据。
由于外部噪声、温度、电源变动等外部因素影响小，可得到稳定的动作。而且，有利于对环境的安全性，不会有因一次使用后报废等而使报废部分产生问题。
<第二形式的实施例>
下面根据图15～图47说明本发明的第二形式的随机数发生装置和概率发生装置的实施例。
首先说明本发明的第一实施例，如图15所示，第一实施例的随机数发生装置210由输出1比特的串行随机数RND的触发器201、对该触发器输入(CLK信号)提供相位差的2系统延迟电路202，203、对各延迟电路202，203附加的抖动生成电路204，204、调整上述延迟电路203的延迟时间的相位控制电路205构成。
上述相位控制电路205计测CLK信号的规定的反复周期，同时进行自动调整上述延迟电路203的延迟时间的反馈控制，监视该规定周期内的触发器输出(随机数RND)的1或0的数目，使得其出现率维持在一定值(例如50％)，结果关于本发明的第一实施例，如图14(c)所示，按输入到触发器201的2个输入信号的相位差Δt接近0来动作。
另外，最终级上附加的触发器206是使随机数数据RND的输出定时和CLK信号同步的锁存电路。
这里，作为上述触发器201，可使用具有根据输入信号的相位差确定输出的状态(0或1)的边缘触发型的触发器，本实施例中，使用具有CLK端子和D端子的D型触发器，同时通过下面所述的抖动生成电路204在输入信号中诱发相位抖动积极引起不确定动作。
如图17所示，上述抖动生成电路204由噪声发生源207、将产生的微弱的噪声功率放大的放大电路208、通过放大的噪声信号使输入信号产生抖动的混频电路209构成。
图17的抖动生成电路204上装载的混频电路209是将串联连接的P沟道MOS晶体管Q4，Q3的电路和串联连接的N沟道MOS晶体管Q2，Q1的电路串联连接(级联)构成，各串联晶体管电路内，晶体管Q4和Q1的栅上连接上述放大电路208的输出，同时晶体管Q3和Q2的栅上连接电阻R和电容器C构成的积分电路212的输出。另外，输入IN上连接上述延迟电路202或延迟电路203的输出。
上述电路结构中，如图19所示，放大的噪声信号输入到晶体管Q4和Q1的栅上，从而相对延迟CLK信号的积分输出波形变动晶体管Q3，Q2的阈值电压，使输出OUT产生抖动Δj。该抖动Δj的大小扩大到后级的触发器201的不确定动作范围。
作为混频电路209，除图17的实施例外，可采用图18所示的结构。图18的实施例由P沟道MOS晶体管Q2和N沟道晶体管Q1的串联电路构成，各栅上放大电路208的输出和来自输入IN的延迟CLK信号分别经电容器C和电阻R连接。
因此，上述电路结构中，放大的噪声信号和通过延迟电路相位调整的CLK信号由电容器C合成并输入到晶体管Q2，Q1的栅上，与图17的情况相同，得到具有相同抖动Δj的输出OUT。
接着说明上述噪声发生源207的构成。
图20～图27表示噪声发生源207的具体电路结构。
图20是串联连接P沟道MOS晶体管Q2和N沟道MOS晶体管Q1，把栅-输出之间短路的结构。图21是图20中在栅-输出之间插入电阻R2。图22是串联连接P沟道MOS晶体管Q2和N沟道MOS晶体管Q1，把栅-输出之间插入电阻R2的同时，在栅-GND之间插入电阻R1和电容器C1构成的RC串联电路的结构。图23是在将图22中的上述RC串联电路插入在栅-电源之间的结构。图24是短路N沟道MOS晶体管Q1的栅-输出，在输出-电源之间插入电阻R1的结构。图25是在图24中在栅-输出之间插入电阻R2的结构。图26是短路P沟道MOS晶体管Q1的栅-输出之间，在输出-GND之间插入电阻R1的结构。图27是在图26中在栅-输出之间插入电阻R2的结构。
上述实施例中，利用处于激活状态的电路元件(晶体管、电阻、电容器或其组合)产生的微弱的热噪声，可实现廉价的噪声源。得到外部噪声和电源变动等的影响小、稳定的动作的同时，不利用放射线源，因此对环境的安全性有利，不会因一次使用后报废等使报废部分产生问题。
图28所示的放大电路208由电容器C1和电阻R1构成的串联输入电路(高通滤波器)和P沟道MOS晶体管Q2和N沟道MOS晶体管Q1的串联电路构成，图29所示的放大电路208是在图28中在返回电阻R2上并联连接电容器C2来形成低通滤波器的结构。虽未示出，但这些放大电路208的输入IN上连接上述噪声发生源207的输出，输出OUT连接上述混频电路209。
上述结构的放大电路208中，对应上述的噪声发生源207的各结构设定上述高通滤波器和低通滤波器的特性，实现适当特性的放大器。
接着根据图30～图36说明抖动生成电路204的具体电路结构。这些也通过上述的噪声发生源207、放大电路208和混频电路209的组合构成，下面所示的为其中的表征性例子。因此，本发明不限于这些电路例子。
图30是图17的结构的抖动生成电路204由图20所示的噪声发生源207和图28所示的放大电路208的组合构成。图31是图30中将放大电路208串联连接2级构成的电路例子。
图32是在图31中在噪声发生源207和放大电路208以及混频电路209的各电源侧连接P沟道MOS晶体管Q14，Q24，Q34，Q46构成的开关电路214。在各接地侧上连接N沟道MOS晶体管Q11，Q21，Q31，Q41构成的开关电路215，通过来自外部的动作许可信号ENABLE开/关这些开关电路214，215，具体说，通过仅在需要随机数时对各电路供电使抖动生成电路204动作的结构。
这样，通过使能功能可自由限制电路的激活期间，不浪费无用的功率，实现随机数发生装置的低功耗。
图33～图36是基于图18的结构的抖动生成电路204，各噪声发生源207和放大电路208的组合形式与上述的图30～图32的情况相同，因此这里省略说明。
上面说明了抖动生成电路204的实施例，但本发明中该抖动生成电路204除向上述触发器201的两个输入线(CLK端子和D端子)附加的图15的随机数发生装置210的结构外，可以是仅将该抖动生成电路204附加于触发器201的一个输入线(本实施例中是D端子侧)的图16的结构，由此，得到与图15的结构相同的效果。
此时，为配合输入端子二者的输入定时，另一输入线(本实施例中为CLK端子)上附加校正由抖动生成电路204造成的延迟时间的RC积分电路213(相当于图17的积分电路212的时间常数)。
但是，在抖动生成电路204中，产生如下的不恰当混频电路209的输出上产生积分波形输入产生的振动，触发器201的输入端子上在1次的随机数生成周期内输入多次的输入信号。
因此，本实施例中，如图37，38所示，抖动生成电路204的后级上设置在CLK信号的两缘(上升沿/下降沿)动作(设置/复位)的R-S触发器211，混频电路209的输出OUT用CLK信号闩锁。由此，触发器201上可输入没有振动的信号，可进行稳定的随机数生成。另外，图38的结构中，对于积分电路213，也在后级的缓冲器输出上产生振动，因此附加R-S触发器211。
以上说明的实施例中，作为随机数发生用的触发器211，使用D型触发器201，但本发明不限于此，可以是与此具有相同功能的触发器，例如可使用R-S触发器。
接着说明本发明的第二形式的第二实施例。
如图39所示，第二实施例的随机数发生装置210由输出1比特的串行随机数RND的D型触发器218和2系统的延迟电路202，203以及相位-电压变换电路217与未示出的相位控制电路205(参考图15，16)构成。
这里，上述相位-电压变换电路217是将延迟电路202，203的延迟输出信号的相位差变换为电压的电路，如图40的内部电路所示，由检测输入IN(CLK)和输入IN(D)的相位差的栅电路、通过各栅电路输出接通/断开的P沟道MOS晶体管Q2和N沟道MOS晶体管Q1的串联电路以及在其输出侧上连接的RC积分电路构成。
上述结构的相位-电压变换电路217如图41(a)所示，IN(D)的相位比IN(CLK)靠前时，仅在该相位差部分接通P沟道MOS晶体管Q2(其间断开N沟道MOS晶体管Q1)，经电阻R对电容器C充电，使缓冲器的输入电压v(th)上升来动作。如图41(b)所示，IN(D)的相位比IN(CLK)滞后时，仅在该相位差部分接通N沟道MOS晶体管Q1(其间断开P沟道MOS晶体管Q2)，经电阻R对电容器C放电，使缓冲器的输入电压v(th)下降来动作。
因此，该相位-电压变换电路217的输出上产生与连接于其的缓冲器的阈值电压大致相等的电压v(th)，由2个输入，IN(CLK)和IN(D)相位差生成的该输出电压的变动通过与缓冲器的阈值电压的关系而数字信号化并输入到触发器218的D端子，在输出上得到与CLK信号同步的1比特的随机数数据RND。然后，该随机数数据RND由上述相位控制电路205监视，自动调整2个输入信号的相位差(即相位-电压变换电路217的输出)，使得触发器输出1或0的出现率一定(例如为50％)。
虽未示出，但图39中，通过RC积分电路后面串联连接电阻，电阻发出的噪声更有效地进行v(th)的变动引起的下级元件的阈值动作。
另外，图39中，相位-电压变换电路217和触发器218之间插入缓冲器，但可不插入缓冲器而直接连接于触发器218的D端子。此时，相位-电压变换电路217的输出电压v(th)大致自动调整到D端子的阈值电压。
替代上述缓冲器而使用比较器，可以是通过比较该输出电压v(th)和基准电压可得到数字信号的结构。
如图42所示，相位-电压变换电路217的串联晶体管电路上附加P沟道MOS晶体管Q4和N沟道MOS晶体管Q5，通过来自外部的动作许可信号ENABLE在必要时间以外停止电路动作，可实现低功耗。
图43是在相位-电压变换电路217的输出侧连接抖动生成电路204的结构。该抖动生成电路204是由噪声发生源207、放大电路208和混频电路209构成的图17、图18的结构，这里省略说明。
连接抖动生成电路204、使阈值电压V(th)产生抖动，使得触发器输出中出现0或1的概率不稳定要素积极增加，由此容易生成具有同一性而不具有规律性、相关性和周期性的稳定的自然随机数。
接着说明本发明的第二形式的第三实施例。
如图44所示，第三实施例的随机数发生装置由输出1比特的串行随机数RND的R-S型触发器216和连接该R-S型触发器216的S端子和R端子的延迟电路202，203以及未示出的相位控制电路205(参考图15，16)构成。
这里，图45表示出N沟道MOS晶体管和P沟道MOS晶体管构成的上述R-S型触发器的内部电路，通过晶体管Q1～Q4构成S侧的NAND栅电路，通过晶体管Q5～Q8构成R侧的NAND栅电路。
例如，R-S型触发器这种边缘触发型的触发器中，S侧输入信号和R侧输入信号的上升沿的相位差接近0时，已知产生亚稳现象，该现象产生时，到触发器输出确定之前需要时间，一定时间后的输出状态保持0或1或阈值电压或为振荡状态之一。本实施例是积极利用该亚稳现象生成自然随机数。
即，本实施例中，如图46所示，在图45的电路结构中，S侧的NAND栅电路的电源Vcc侧上串联连接P沟道MOS晶体管Q10，GND侧上串联连接N沟道MOS晶体管Q9的同时，在这些晶体管Q9，Q10的栅上连接噪声发生源207和放大电路208，通过该放大噪声信号改变S侧的NAND栅电路的阈值电压。此外，端子S上连接延迟电路202的输出、端子R上连接延迟电路203的输出。图47是在S侧、R侧二者的NAND栅电路上附加上述电路，分别输入放大噪声信号的结构。
上述结构中，通过改变NAND栅电路的阈值电压，可将触发器输出从亚稳状态即时地改变为1或0的稳定状态。并且，随机数数据RND由上述相位控制电路205监视，自动调整2个输入信号的相位差，使得触发器输出1或0的出现率一定(例如为50％)。
以上说明的第三实施例中，作为随机数发生用的触发器(引起亚稳现象的触发器)使用R-S触发器216，但本发明不限于此，用除此以外的触发器(例如D型触发器等)可实现同样功能。
虽未示出，但上述的第一到第三实施例的串行随机数发生装置210可并列配置P个，从而构成各个随机数发生装置210之间不存在任何相互关系的P比特结构的并列型随机数发生装置。
使用上述的串行型的随机数发生装置和并列型随机数发生装置构成概率发生装置，则可生成具有同一性而不具有规律性、相关性和周期性的理想的概率。
如上所述，本发明的各电路使用MOS晶体管构成数字结构，因此容易应对LSI化，有利于生产，可对科学技术计算、游戏机、加密处理等广泛的领域的用途高速廉价地提供大量随机数和概率数据。
如上说明，根据本发明，生成随机数的触发器的输入线上附加抖动生成电路，因此通过输入信号的抖动，扩大了触发器的不确定动作范围，容易生成随机数，其结果可实现具有同一性而不具有规律性、相关性和周期性的更稳定的自然随机数的发生装置。
作为另外的结构，将相位调整变换为电压，利用电路元件的阈值电压将该电压变动数字化产生随机数，因此可实现具有同一性而不具有规律性、相关性和周期性的更稳定的自然随机数的发生装置。
作为其他结构，通过利用触发器的亚稳现象产生随机数，从而可实现具有同一性而不具有规律性、相关性和周期性的更稳定的自然随机数的发生装置。
通过利用该结构的随机数发生装置，可实现理想的概率发生装置，可积极有效地参与科学技术计算、游戏机或加密处理等具有保密性的高技术产业。
<发明的第三形式>
下面根据


本发明的第三实施形式的随机数发生装置的实施例。
如图48所示，第一实施例的随机数发生装置310基本包括触发器301、相位调整部302和反馈电路303。
这里，作为上述触发器301，可使用具有通过输入到2个输入部的输入信号(CLOCK)的相位差确定输出的状态(0或1)的功能的触发器，本实施例中，为信号输入使用，而使用具有时钟端子CLK和数据端子D的上述实施例的图13所示的D型触发器。
上述相位调整部302由串联连接并产生分级地增加延迟量的多个延迟输出的2个延迟电路317，318(第一延迟317、第二延迟318)、根据选择输入选择该延迟输出之一的选择电路319(选择器319)和控制该选择输入的可逆计数器313(第三计数器313)构成，上述第一延迟317和第二延迟318的连接点(成为延迟中间点)经第一噪声/相位变换器320连接于上述触发器301的时钟端子CLk的同时，选择器319的输出经第二噪声/相位变换器321连接于数据端子D，输入到触发器301的2个输入信号的上升沿时间的相位差可任意调整。
上述2个噪声/相位变换器320，321是为了使上述触发器输入中产生抖动，将来自利用处于激活状态的电路元件(例如晶体管、电阻、电容器等)产生的微弱的热噪声的噪声发生源322，323的噪声与延迟输出合成的电路。因此，扩大触发器301的不确定动作范围，容易生成具有同一性而不具有规律性、相关性和周期性的完全自然的随机数。
该噪声/相位变换器未必附加于触发器301的CLK端子和D端子二者，如图49所示的随机数发生装置310所示，可在触发器301的某一输入线(图49中为D端子)上附加，得到同样效果。
上述反馈电路303由第一计数器311、第二计数器312、寄存器314、比较器315和常数设定器316构成。
第一计数器311从输入信号CLOCK计测预定的反复周期(CLOCK数(2×m))，第二计数器312在每个该反复周期中计测上述触发器输出的1(或0)的出现数。寄存器314在每个反复周期取入并保持第二计数器312的计数值。另外，每次计数值设置在寄存器314中时就将第二计数器312清零。常数设定器316输出用于设定触发器输出1(或0)的出现率的比较数据。本实施例中，预先设定为输出上述反复周期(CLOCK数(2×m))的1/2的值(m)。比较器315比较寄存器314的保持数据(n)和来自常数设定器316的比较数据(m)，对应比较结果(n＞m)或(n＝m)或(n＜m)产生比较输出。第三计数器113按根据来自上述比较器315的比较输出设定的动作模式动作，将该计数数据作为选择电路319的选择信号输出。并且，如上所述，选择电路319输出通过选择信号选择的CLOCK信号的规定延迟信号。
即，根据上述结构，第三计数器313对应寄存器314的输出数据(n)和来自该常数设定器316的输出数据(m)的比较输出在每个反复周期进行上/下动作(例如n＞m时进行向上计数(+1)，在n＜m时进行向下计数(-1))，自动校正输入到触发器301的数据端子D的CLOCK信号的上升沿时间使得比较器15的比较输出收敛在n＝m(n＝m时计数动作停止(±0)，CLOCK信号的相位差维持一定)。具体说，如图14(c)所示，控制为CLK信号的上升沿和D信号的上升沿的相位差Δt接近0。由此，触发器301的输出上得到0和1的出现率常常维持50％的有同一性的1比特的串行随机数数据OUT。
上面是随机数发生装置310的基本动作，但本实施例中，上述第一计数器311上连接初始控制电路324，从电源接通到一定时钟数强制将第一计数器311的通常动作时的计数设定值(2×m)设为m＝1。从而电源接通时，可有效地将概率收敛在1/2，可缩短相位调整期间。
接着根据图50说明第二实施例。
本实施例的随机数发生装置310的基本结构与图48同样，由触发器301、相位调整部302和反馈电路303构成，但相位调整部302的结构与图48不同。
即，本结构是将第三计数器313、第一选择器319、第一延迟317、第二延迟318构成的相位调整电路用作微调整部件，各个延迟输出上附加第三延迟331、第二选择器332构成的粗调整部件和第四延迟333、第三选择器334构成的粗调整部件，上述第二选择器332和第三选择器334的选择动作由第四计数器330的输出指定。因此，微调整用的第一延迟317和第二延迟318的每一节距(step)的延迟时间与粗调整用的第三延迟331和第四延迟333的延迟时间相比设定在约1/20以下。该第四计数器330由比较器315的比较输出控制，其计数动作与第三计数器313的情况相同。
下面参考图51和表1说明图50所示的随机数发生装置310进行的相位的粗调整动作和微调整动作。另外，图51表示相位调整时的粗调整和微调整的动作范围，表1表示此时的第三计数器313和第四计数器330的动作表。这里，微调整范围为(0～r×(g-1))，粗调整范围为(-s×(h)～s×(h-1))。
在初始状态，粗调整用的第四计数器330的计数值(SN)和微调整用的第三计数器313的计数值(RN)都为0。通过初始控制电路324在电源接通时将第一计数器311的(m)强制地在一定时钟数(图51中相位调整宽度tdw，即2×(2×g+h)时钟数)中控制为m＝1，因此一定期间中第三计数器313根据比较器315的比较输出每2个时钟地进行计数动作(+1或±0或-1)。其间，第四计数器330根据比较器315的比较输出和上述第三计数器313的状态进行计数动作(+1或±0或-1)。
首先，(1)最终调整的相位点位于图51中的a1时，电源接通时，第三计数器313通过比较器315的比较输出(n＜m)每2个时钟从0向上计数到(g-1)。
第三计数器313向上计数到RN＝(g-1)时，下一2个时钟里第四计数器330在每2个时钟中以比较器315的比较输出(n＜m)和上述第三计数器313的RN＝(g-1)的状态为条件从0向上计数到(h-1)，成为SN＝(h-2)。这里，SN＝(h-2)的状态是对应于图51中相位设定点a1的粗调整节距位置，与此相应的微调整范围为图51中的(A)范围(0～r×(g-1))。该计数动作中，第三计数器313的RN＝(g-1)的状态在初始控制电路324的控制下强制保持。
接着第三计数器313为RN＝(g-1)、第四计数器330为SN＝(h-2)的状态下，通过比较器315的比较输出(n＞m)第三计数器313每2个时钟向上计数，逐渐接近相位设定点a1，自动调整相位使得触发器输出的1的出现率收敛在1/2，最终停留在上述相位设定点a1的相位前后。
(2)最终调整的相位为a2的情况下，初始状态中，SN＝(0)、RN＝(0)。第三计数器313在RN＝(0)时，通过比较器315的比较输出(n＞m)在下一2个时钟里从(O)向下计数到(-2)，为SN＝(-2)。这里，SN＝(-2)的状态是对应于图51中相位设定点a2的粗调整节距位置(-s×2)，微调整范围为图51中的(B)范围(0～r×(g-1))。该计数动作中，第三计数器313的RN＝(0)的状态在初始控制电路324的控制下强制保持。
接着从第三计数器313为RN＝(0)、第四计数器330为SN＝(-2)的状态开始，通过比较器315的比较输出(n＜m)第三计数器313每2个时钟向上计数，逐渐接近相位设定点a2，自动调整使得最终触发器输出的1的出现率收敛在1/2，停留在上述相位设定点a2的相位前后。
接着(3)通过初始控制动作调整到相位设定点为a1或a2以后的通常动作中，如表1所示，第三计数器313在RN＝(0)或RN＝(g-1)以外的时候，第一计数器311设定的m(例如m＝250)的一定期间(2×m的每个时钟)里根据比较器315的比较输出进行计数动作(+1、±0、-1)。
RN＝(0)时，第三计数器313根据比较器315的比较输出进行(+1、±0、RN＝(g-1))的计数动作，第四计数器330在第三计数器313移动到RN＝(g-1)时设定为-1。
RN＝(g-1)时，第三计数器313根据比较器315的比较输出进行(+1、±0、RN＝(g-1))的计数动作，第四计数器330在第三计数器313移动到RN＝(0)时设定为+1。
如上所述，首先将相位大致调整到规定相位(粗调整)，之后在最终调整的相位设定点上进行微调整。由此，有效进行高精度的相位调整，通过反馈控制可高速进行相位调整。通过设置粗调整部件，用少延迟节距的结构可得到宽的相位调整宽度，可减少构成相位调整部302的电路部件。
表1

接着根据图52～图54说明第三实施例。
这里，图53是对通过具有同一性的随机数发生装置1,000次输出随机数时的1或0的出现次数画图得到的图，表示出正态分布。图54是按中心基准将该正态分布等间隔地进行8份分割，以中心为±0，总共对10个分割位置，在图54中从左端进行+5～5的加权的情况。
图52所示的随机数发生装置310是多种改变图48的随机数发生装置310的比较器315的比较形式的同时，在该输出上连接控制电路340而构成的。本实施例中，与寄存器314的内容(n)比较的比较器315的比较数据作为图54所示的正态分布的多分割位置数据(m+4×k)～(m-4×k)，即刻输出上述出现次数的计数对应于正态分布的哪个分割位置。
上述控制电路340通过比较器315的比较输出((n＞m+4×k)～(n＞(m-4×k))判断与分割位置数据对应的加权(-5～+5)，将与此分别对应的计数设定到第三计数器313中。第三计数器313进行对应加权的计数动作，通过选择器319控制延迟输出的切换宽度(切换节距数)。例如，加权为(-4)时，第三计数器313用一次动作反复4次向下计数，加权为(+3)时，用一次动作反复3次向上计数。加权为(0)时，停止计数动作。
这样，本结构中，在0或1的出现次数少的正态分布区域(例如图54中出现次数为450或550附近)，通过加权增大延迟输出的切换宽度，进行相位的粗调整，随着接近正态分布的中心(图54中的出现次数为500附近)，减小延迟输出的切换宽度，进行相位微调整。由此可有效进行相位调整。
以上说明的第一到第三实施例中，作为随机数产生用的触发器，使用D型触发器，但本发明不限于此，可使用具有与此相同功能的触发器，如可使用R-S触发器等。
本发明的串行随机数发生装置310可并列配置P个，从而构成P比特结构的并列型随机数发生装置。
使用上述的串行型的随机数发生装置和并列型随机数发生装置可实现不具有规律性、相关性和周期性的高速高性能的概率发生装置。
如上所述，根据本发明，通过反馈控制进行相位调整中，相位调整部设置粗调整部件和微调整部件，因此可有效进行相位调整，实现随机数产生的高速化。通过设置粗调整部件，用小的延迟节距结构得到宽的相位调整宽度，从而可减少电路部件。
根据本发明，对比随机数0或1的出现率的正态分布和实际的出现次数，对应相应出现次数对应的正态分布的位置可改变相位调整宽度，从而与上述同样有效进行相位调整，实现随机数发生的高速化。
<本发明的第四实施形式>
图55～图67表示本发明的第四实施形式。下面参考

本发明的第四实施形式。
图55是表示本发明的1比特随机数发生装置的第一实施例的电路图。
如图55所示，该1比特随机数发生装置401是随机数发生器402、第一计数器403、第二计数器404、寄存器405和输出电路406构成的检验数据输出类型，随机数发生器402中输入同步信号时，作为随机数数据从随机数发生器402输出0或1。此时，随机数发生器402的输入信号也输入第一计数器403中，第一计数器403对一定次数计数并输出到第二计数器404和寄存器405。另一方面，第二计数器404对从随机数发生器402输出的随机数数据的出现次数计数并生成次数数据。并且寄存器405按第一计数器403计数的每个周期保持第二计数器404的次数数据，输出电路406将寄存器405中保持的次数数据作为检验数据串行或并行输出。
因此，该1比特随机数发生装置401中，使用者不进行麻烦而且复杂的统计处理可自己检验随机数数据的出现同一性。
图56是表示本发明的1比特随机数发生装置的第二实施例的电路图。
如图56所示，该1比特随机数发生装置424是随机数发生器402、第一计数器403、第二计数器404、寄存器405和比较器407构成的检验信号输出类型，随机数发生器402中输入同步信号时，作为随机数数据从随机数发生器402输出0或1。此时，随机数发生器402的输入信号也输入第一计数器403中，第一计数器403对一定次数计数。另一方面，第二计数器404对从随机数发生器402输出的随机数数据的出现次数计数并生成次数数据。并且寄存器405按第一计数器403计数的每个周期保持第二计数器404的次数数据。另外，比较器407比较寄存器405中保持的数据和预定的上限比较数据和下限比较数据，在寄存器405中的数据位于上限比较数据和下限比较数据之间时，输出表示随机数数据的出现同一性高的检验信号，此外的情况下，输出表示随机数数据的出现同一性低的检验信号。
因此，该1比特随机数发生装置424中，使用者不进行麻烦而且复杂的统计处理可自己检验随机数数据的出现同一性。
图57是表示本发明的1比特随机数发生装置的第三实施例的电路图。
该1比特随机数发生装置401根据的原理如下由于若随机数发生器402的输出一样则输出0或1的概率为1/2，因此各个数字连续k次出现的概率为(1/2)k，例如连续30次出现相同的数字的概率为1/1073741824(即几乎为零)，因此若连续30次出现相同的数字，则判断为该随机数发生器2不正常。
即，如图57所示，该1比特随机数发生装置401是随机数发生器402、D型触发器等的数据保持器408、异或逻辑和元件等的比较器409、计数器410和输出电路406构成的检验数据输出类型，随机数发生器402中输入同步信号时，作为随机数数据从随机数发生器402输出0或1。此时，随机数发生器402的输入信号和输出信号也输入数据保持器408中，数据保持器408保持从随机数发生器402输出的上次的随机数数据并输出到比较器409。比较器409中也输入随机数发生器402的输出信号，比较器409比较从随机数发生器402输出的此次的随机数数据和数据保持器408保持的上次的随机数数据，在二者相同时向计数器410输出向上计数信号，同时二者不同时向计数器410输出计数清除信号。然后计数器410中也输入随机数发生器402的输入信号，计数器410将该数据输出到输出电路406，输出电路406将该数据作为同一信号长度的检验数据串行或并行地依次输出。
因此，该1比特随机数发生装置401中，通过输出的相同信号长度的检验数据容易进行检验随机数的同一性的统计处理。
图58是表示本发明的1比特随机数发生装置的第四实施例的电路图。
如图58所示，该1比特随机数发生装置401是随机数发生器402、D型触发器等的数据保持器408、异或逻辑和元件等的第一比较器411、计数器410、寄存器412、异或逻辑和元件等的第二比较器413、控制电路414和输出电路415构成的检验数据输出类型，随机数发生器402中输入同步信号时，作为随机数数据从随机数发生器402输出0或1。此时，随机数发生器402的输入信号和输出信号也输入数据保持器408中，数据保持器408保持从随机数发生器402输出的上次的随机数数据并输出到第一比较器411。第一比较器411中也输入随机数发生器402的输出信号，第一比较器411比较从随机数发生器402输出的此次的随机数数据和数据保持器408保持的上次的随机数数据，在二者相同时向计数器410输出向上计数信号，同时二者不同时向计数器410输出计数清除信号。然后计数器410中也输入随机数发生器402的输入信号，计数器410将该数据输出到第二比较器413，第二比较器413比较寄存器412的数据和计数器410的输出数据，在后者比前者大的时，向控制电路414输出数据重写信号的同时，在此外的时候向控制电路414输出数据保持信号。控制电路414控制成在接收数据重写信号时将计数器410的输出数据写入寄存器412中的同时，在接收数据保持信号时保持寄存器412的数据，输出电路415将寄存器412中保持的数据作为最长的同一信号长度的检验数据串行或并行地依次输出。
因此，该1比特随机数发生装置401中，通过输出的最长的相同信号长度的检验数据容易进行检验随机数的同一性的统计处理。
图59是表示本发明的1比特随机数发生装置的第五实施例的电路图。
如图59所示，该1比特随机数发生装置524是随机数发生器402、D型触发器等的数据保持器408、异或逻辑和元件等的第一比较器411、计数器410、寄存器412、异或逻辑和元件等的第二比较器413、控制电路414和异或逻辑和元件等的第三比较器416构成的检验信号输出类型，随机数发生器402中输入同步信号时，作为随机数数据从随机数发生器402输出0或1。此时，随机数发生器402的输入信号和输出信号也输入数据保持器408中，数据保持器408保持从随机数发生器402输出的上次的随机数数据并输出到第一比较器411。第一比较器411中也输入随机数发生器402的输出信号，第一比较器411比较从随机数发生器402输出的此次的随机数数据和数据保持器408保持的上次的随机数数据，在二者相同时向计数器410输出向上计数信号，同时二者不同时向计数器410输出计数清除信号。然后计数器410中也输入随机数发生器402的输入信号，计数器410将该数据输出到第二比较器413，第二比较器413比较寄存器412的数据和计数器410的输出数据，在后者比前者大的时，向控制电路414输出数据重写信号的同时，在此外的时候向控制电路414输出数据保持信号。控制电路414控制成在接收数据重写信号时将计数器410的输出数据写入寄存器412中的同时，在接收数据保持信号时保持寄存器412的数据，第三比较器416比较寄存器412中保持的数据和预定的比较数据并依次输出最长的同一信号长度的检验信号。
因此，该1比特随机数发生装置424中，使用者不进行麻烦而且复杂的统计处理可自己检验随机数数据的出现同一性。
图60是表示本发明的1比特随机数发生装置的第六实施例的电路图。
如图60所示，该1比特随机数发生装置401是随机数发生器402、D型触发器等的数据保持器408、异或逻辑和元件等的比较器409、第一计数器417、第二计数器418、解码器419、多个(n个)第三计数器420、多个(n个)寄存器421和控制电路422构成的检验数据输出类型，随机数发生器402中输入同步信号时，作为随机数数据从随机数发生器402输出0或1。此时，对按第一计数器417计数的一定次数的各相同信号长度(1～n)的出现率进行计数，按第一计数器417计数的每一定次数写入寄存器421，依次输出各相同信号长度的分布。
即，随机数发生器402的输入信号和输出信号也输入数据保持器408中，数据保持器408保持从随机数发生器402输出的上次的随机数数据并输出到比较器409。比较器409中也输入随机数发生器402的输出信号，比较器409比较从随机数发生器402输出的此次的随机数数据和数据保持器408保持的上次的随机数数据，在二者相同时向控制电路422输出向上计数信号，同时二者不同时向控制电路422输出计数清除信号。另一方面，随机数发生器402的输入信号也输入第一计数器417和控制电路422中，第一计数器417计数一定次数并输出到控制电路422。另外，随机数发生器402的输入信号也输入第二计数器418中，第二计数器418从比较器409接收向上计数信号时进行向上计数并输出到解码器419，同时，从比较器409接收计数清除信号时进行计数清除并输出到解码器419。进行接收的解码器419解码第二计数器418的输出数据并按每个信号长度输出到第三计数器420的每一个，各个计数器420对该输出数据计数并输出到各个寄存器421中。然后，各个寄存器421在控制电路422的控制下，根据比较器409的输出数据和第一计数器417计数的每一定次数的信号串行或并行依次输出相同信号长度的检验数据。
因此，该1比特随机数发生装置424中，通过输出的各计数(检验数据)容易进行检验随机数的同一性的统计处理。
图61表示本发明的1比特随机数发生装置的第七实施例的电路图。
如图61所示，该1比特随机数发生装置1是随机数发生器402、D型触发器等的数据保持器408、异或逻辑和元件等的比较器409、第一计数器417、第二计数器418、解码器419、多个(n个)第三计数器420、多个(n个)寄存器421和控制电路422以及选择电路423构成的检验数据输出类型，随机数发生器402中输入同步信号时，作为随机数数据从随机数发生器402输出0或1。此时，对按第一计数器417计数的一定次数的各相同信号长度(1～n)的出现率进行计数，按第一计数器417计数的每一定次数写入寄存器421，依次向来自外部的选择数据选择的选择电路423输出各相同信号长度的分布。
即，随机数发生器402的输入信号和输出信号也输入数据保持器408中，数据保持器408保持从随机数发生器402输出的上次的随机数数据并输出到比较器409。比较器409中也输入随机数发生器402的输出信号，比较器409比较从随机数发生器402输出的此次的随机数数据和数据保持器408保持的上次的随机数数据，在二者相同时向控制电路422输出向上计数信号，同时二者不同时向控制电路422输出计数清除信号。另一方面，随机数发生器402的输入信号也输入第一计数器417和控制电路422中，第一计数器417计数一定次数并输出到控制电路422。另外，随机数发生器402的输入信号也输入第二计数器418中，第二计数器418从比较器409接收向上计数信号时进行向上计数并输出到解码器419，同时，从比较器409接收计数清除信号时进行计数清除并输出到解码器419。进行接收的解码器419解码第二计数器418的输出数据并按每个信号长度输出到第三计数器420的每一个，各个计数器420对该输出数据计数并输出到各个寄存器421中。然后，各个寄存器421在控制电路422的控制下，根据比较器409的输出数据和第一计数器417计数的每一定次数的信号依次向选择电路423串行或并行输出相同信号长度的检验数据。选择电路423中从外部输入选择数据时，选择电路423根据该选择数据适当选择并输出寄存器421的输出数据。
因此，该1比特随机数发生装置401中，通过输出的相同信号长度的分布数据容易进行检验随机数的同一性的统计处理。
图62表示本发明的多比特随机数发生装置的第一实施例的电路图。
如图62所示，该多比特随机数发生装置425是并排连接多个(n个)上述检验数据输出型的1比特随机数发生装置401并对其附加选择电路426的结构，选择电路426中从外部输入选择数据时，选择电路426根据该选择数据每比特地选择输出从1比特随机数发生装置401输出的检验数据。
因此该多比特随机数发生装置425中，通过输出的同一性检验数据，容易进行检验随机数的同一性的统计处理。
图63表示本发明的多比特随机数发生装置的第二实施例的电路图。
如图63所示，该多比特随机数发生装置425是并排连接多个(n个)上述检验信号输出型的1比特随机数发生装置424并对其附加选择电路427的结构，选择电路427中从外部输入选择数据时，选择电路427根据该选择数据每比特地选择输出从1比特随机数发生装置424输出的检验信号。
因此该多比特随机数发生装置425中，使用者不进行麻烦而且复杂的统计处理可自己检验随机数数据的出现同一性。
图64表示本发明的概率发生装置的第一实施例的电路图。
如图64所示，该概率发生装置430由上述检验数据输出型的1比特随机数发生装置401、移位寄存器431、计数器432、寄存器433和比较器434构成，从1比特随机数发生装置401输出的随机数数据输入到移位寄存器431中，移位寄存器431将该随机数数据从串行数据变换为并行数据并输出到寄存器433。另一方面，1比特随机数发生装置401的输入信号也输入到计数器432中，计数器432对一定的并行数据的比特长度计数并输出到寄存器433。这样，寄存器433按计数器432计数的每个周期保持移位寄存器431的并行数据。之后，比较器434比较寄存器433中保持的数据与预定的概率上限数据和概率下限数据，在寄存器433内的数据位于概率上限数据和概率下限数据之间时输出″命中″，在此外的情况下输出″偏离″的概率信号。
因此该概率发生装置430中，使用者不进行麻烦而且复杂的统计处理可检验随机数数据的出现同一性，从而容易评价概率的可靠性。
图65表示本发明的概率发生装置的第二实施例的电路图。
如图65所示，该概率发生装置430由上述检验信号输出型的1比特随机数发生装置424、移位寄存器431、计数器432、寄存器433和比较器434构成，从1比特随机数发生装置424输出的随机数数据输入到移位寄存器431中，移位寄存器431将该随机数数据从串行数据变换为并行数据并输出到寄存器433。另一方面，1比特随机数发生装置424的输入信号也输入到计数器432中，计数器432对一定的并行数据的比特长度计数并输出到寄存器433。这样，寄存器433按计数器432计数的每个周期保持移位寄存器431的并行数据。之后，比较器434比较寄存器433中保持的数据与预定的概率上限数据和概率下限数据，在寄存器433内的数据位于概率上限数据和概率下限数据之间时输出″命中″，在此外的情况下输出″偏离″的概率信号。
因此该概率发生装置430中，使用者不进行麻烦而且复杂的统计处理可检验随机数数据的出现同一性，从而容易评价概率的可靠性。
图66表示本发明的概率发生装置的第三实施例的电路图。图67表示本发明的概率发生装置的第四实施例的电路图。
如图66和图67所示，这些概率发生装置430由上述多比特随机数发生装置425和比较器435构成，从多比特随机数发生装置425输出的随机数数据(并行数据)输入到比较器435中，比较器435比较这些随机数数据与预定的概率上限数据和概率下限数据，在随机数数据位于概率上限数据和概率下限数据之间时输出″命中″，在此外的情况下输出″偏离″的概率信号。
因此该概率发生装置430中，使用者不进行麻烦而且复杂的统计处理可检验随机数数据的出现同一性，从而容易评价概率的可靠性。
如上所述，根据本发明的上述实施例，可自己检验随机数数据的出现同一性，使用者不需要进行统计处理，从而可提供轻松地检验随机数数据的出现同一性并可提高可靠性的1比特随机数发生装置。
可自己检验随机数数据的出现同一性，使用者不需要进行统计处理，从而可提供轻松地检验随机数数据的出现同一性并可提高可靠性的多比特随机数发生装置。另外，根据本发明中技术方案51的发明，可自己检验随机数数据的出现同一性，使用者不需要进行统计处理，从而可提供轻松地检验随机数数据的出现同一性并可提高可靠性的概率发生装置。
权利要求
1.一种随机数发生装置，其特征在于包括对应输入到2个输入部的信号的相位差确定输出状态(0或1)的触发器；使这2个输入信号产生相位差的延迟部；通过上述输入信号来控制上述相位差以使得触发器输出的0或1的出现率按规定反复周期一定的反馈电路。
2.根据权利要求1所述的随机数发生装置，其特征在于上述延迟部由将上述输入信号延迟数级来输出的延迟电路和对应选择输入选择延迟输出之一的选择电路构成。
3.根据权利要求1或2所述的随机数发生装置，其特征在于上述反馈电路具有计测上述输入信号的规定的反复周期的第一计数器；计测每个反复周期中上述触发器输出的0或1的出现数的第二计数器；按反复周期保持该第二计数器的计测输出的寄存器；产生用于设定上述触发器输出的0或1的出现率的比较数据的常数设定器；比较上述寄存器的输出数据和上述比较数据的大小的比较器；根据该比较器的比较输出产生上述选择电路的选择信号的可逆计数器。
4.根据权利要求3所述的随机数发生装置，其特征在于作为上述第一计数器中设定的反复周期的设定数据和上述比较器的比较数据，使用上述触发器输出的随机数或加密该随机数构成的随机数。
5.根据权利要求3所述的随机数发生装置，其特征在于具有和权利要求3所述的随机数发生装置相同结构的辅助随机数发生装置，作为上述第一计数器中设定的反复周期的设定数据和上述比较器的比较数据，使用上述辅助随机数发生装置产生的随机数。
6.根据权利要求3所述的随机数发生装置，其特征在于具有和权利要求3所述的随机数发生装置相同结构的辅助随机数发生装置，作为上述第一计数器中设定的反复周期的设定数据和上述比较器的比较数据，使用上述辅助随机数发生装置产生的随机数和对上述随机数发生装置产生的随机数进行加密构成的随机数。
7.根据权利要求1所述的随机数发生装置，其特征在于向上述触发器的输入信号线附加波形整形电路而构成。
8.根据权利要求3所述的随机数发生装置，其特征在于具有在接通电源时将上述比较器的比较数据设定为规定期间0的初始控制电路。
9.根据权利要求1所述的随机数发生装置，其特征在于作为上述触发器，使用D型触发器或R-S触发器。
10.根据权利要求1所述的随机数发生装置，其特征在于并列配置多个权利要求1所述的随机数发生装置。
11.一种概率发生装置，其特征在于具有权利要求1所述的随机数发生装置。
12.一种随机数发生装置，自动调整输入到触发器的2个输入信号的相位差使得触发器输出的1或0的出现率一定，其特征在于在上述触发器输入线上附加由噪声发生源、放大该噪声的放大电路、通过该放大噪声信号使输入信号产生抖动的混频电路构成的抖动生成电路。
13.根据权利要求12所述的随机数发生装置，其特征在于上述触发器的两个输入线上附加上述抖动生成电路。
14.根据权利要求12所述的随机数发生装置，其特征在于上述触发器的某一个输入线上附加上述抖动生成电路，另一输入线上附加延迟时间校正用的积分电路。
15.根据权利要求12所述的随机数发生装置，其特征在于具有按上述输入信号的反复周期闩锁上述抖动生成电路的输出的锁存部件。
16.一种随机数发生装置，自动调整2个输入信号的相位差使得触发器输出的1或0的出现率一定，其特征在于在上述触发器的数据输入线上附加将上述2个输入信号的相位差变换为电压的相位-电压变换电路。
17.根据权利要求16所述的随机数发生装置，其特征在于上述相位-电压变换电路具有仅在容许动作时动作的使能部件。
18.根据权利要求16所述的随机数发生装置，其特征在于上述相位-电压变换电路的输出上附加由噪声发生源、放大该噪声的放大电路、通过该放大噪声信号使输入信号产生抖动的混频电路构成的抖动生成电路。
19.根据权利要求12或16所述的随机数发生装置，其特征在于具有仅在容许动作时动作的使能部件。
20.根据权利要求12所述的随机数发生装置，其特征在于上述混频电路由积分电路、分别以该积分输出信号和上述放大噪声信号为输入的串联P沟道晶体管电路和串联N沟道晶体管电路的串联连接电路构成。
21.根据权利要求12所述的随机数发生装置，其特征在于上述混频电路由以上述放大噪声信号和上述输入信号的合成信号为输入的N沟道晶体管电路和P沟道晶体管电路的串联晶体管电路构成。
22.一种随机数发生装置，自动调整输入到R-S触发器的2个输入信号的相位差使得触发器输出的1或0的出现率一定，其特征在于分别在构成上述R-S触发器的内部晶体管电路的R侧栅电路或S侧栅电路的电源侧上串联连接P沟道晶体管，在GND侧上串联连接N沟道晶体管自动同时，在上述P沟道晶体管和N沟道晶体管的输入上连接噪声发生源和放大该噪声的放大电路，通过该放大噪声信号变化一个上述栅电路的阈值电压。
23.一种随机数发生装置，自动调整输入到R-S触发器的2个输入信号的相位差使得触发器输出的1或0的出现率一定，其特征在于分别在构成上述R-S触发器的内部晶体管电路的R侧栅电路或S侧栅电路的电源侧上串联连接P沟道晶体管，在GND侧上串联连接N沟道晶体管自动同时，在上述P沟道晶体管和N沟道晶体管的输入上连接噪声发生源和放大该噪声的放大电路，通过该放大噪声信号变化二个上述栅电路的阈值电压。
24.根据权利要求12所述的随机数发生装置，其特征在于上述放大电路由电容器和电阻构成的串联输入电路和P沟道晶体管和N沟道晶体管的串联电路构成，并且该晶体管电路的输入-输出之间插入电阻。
25.根据权利要求12所述的随机数发生装置，其特征在于上述放大电路由电容器和电阻构成的串联输入电路和P沟道晶体管和N沟道晶体管的串联电路构成，并且该晶体管电路的输入-输出之间并联插入电容器和电阻。
26.根据权利要求24所述的随机数发生装置，其特征在于多级串联连接上述放大电路构成。
27.根据权利要求12所述的随机数发生装置，其特征在于上述噪声发生源串联连接P沟道晶体管和N沟道晶体管的同时，使输入-输出之间短路而构成。
28.根据权利要求12所述的随机数发生装置，其特征在于上述噪声发生源串联连接P沟道晶体管和N沟道晶体管的同时，在输入-输出之间插入电阻而构成。
29.根据权利要求12所述的随机数发生装置，其特征在于上述噪声发生源串联连接P沟道晶体管和N沟道晶体管，在输入-输出之间插入电阻的同时，在输入-GND之间插入电阻和电容器构成的串联电路而构成。
30.根据权利要求12所述的随机数发生装置，其特征在于上述噪声发生源串联连接P沟道晶体管和N沟道晶体管，在输入-输出之间插入电阻的同时，在输入-电源之间插入电阻和电容器构成的串联电路而构成。
31.根据权利要求12所述的随机数发生装置，其特征在于上述噪声发生源在使N沟道晶体管的输入-输出之间短路的同时，在输出-电源之间插入电阻而构成。
32.根据权利要求12所述的随机数发生装置，其特征在于上述噪声发生源分别在N沟道晶体管的输入-输出之间和输出-电源之间插入电阻而构成。
33.根据权利要求12所述的随机数发生装置，其特征在于上述噪声发生源使P沟道晶体管的输入-输出之间短路的同时，输出-GND之间插入电阻而构成。
34.根据权利要求12所述的随机数发生装置，其特征在于上述噪声发生源分别在P沟道晶体管的输入-输出之间和输出-GND之间插入电阻而构成。
35.一种概率发生装置，其特征在于使用根据权利要求12所述的随机数发生装置构成。
36.一种随机数发生装置，由根据2个输入信号的相位差确定输出的状态(0或1)的触发器、调整上述输入信号的相位的相位调整部、通过上述输入信号控制上述相位差使得上述触发器输出的0或1的出现率在规定的反复周期内收敛为一定值的反馈电路构成，其特征在于上述相位调整部具有分别按顺序动作的相位的粗调整部件和微调整部件，实现相位调整宽度的扩大和相位调整时间的缩短。
37.根据权利要求36所述的随机数发生装置，其特征在于上述粗调整部件和微调整部件分别由将上述输入信号多级延迟并输出的延迟电路、根据选择输入选择延迟输出之一的选择电路和根据上述相位差控制上述选择输入的可逆计数器构成。
38.一种随机数发生装置，由根据2个输入信号的相位差确定输出的状态(0或1)的触发器、调整上述输入信号的相位的相位调整部、通过上述输入信号控制上述相位差使得上述触发器输出的0或1的出现率在规定的反复周期内收敛为一定值的反馈电路构成，其特征在于上述相位调整部由将上述输入信号多级延迟并输出的延迟电路、根据选择输入选择延迟输出之一的选择电路和根据上述相位差控制上述选择输入的可逆计数器构成，并且，具有对比0或1的出现率的正态分布和上述反复周期内的0或1的出现次数，根据该出现次数对应的上述正态分布的位置可改变上述可逆计数器的计数的控制电路，实现相位调整时间的缩短。
39.根据权利要求36所述的随机数发生装置，其特征在于具有从电源接通时开始的一定期间中，使上述反复周期比通常动作时的反复周期短的初始控制电路。
40.根据权利要求36所述的随机数发生装置，其特征在于在上述触发器的两个输入线上附加噪声发生源和噪声/相位变换器。
41.根据权利要求36所述的随机数发生装置，其特征在于在上述触发器的一个输入线上附加噪声发生源和噪声/相位变换器。
42.一种1比特随机数发生装置，其特征在于具有输出0和1作为随机数数据的随机数发生器，备有对一定次数进行计数的第一计数器和对从上述随机数发生器输出的随机数数据的出现次数进行计数并生成次数数据的第二计数器，备有在第一计数器计数的每个周期中保持第二计数器的次数数据的寄存器，具有将该寄存器保持的次数数据作为检验数据输出的输出电路。
43.根据权利要求42所述的1比特随机数发生装置，其特征在于替代权利要求42的上述输出电路，具有比较预先设定的上限比较数据和下限比较数据与寄存器中保持的数据并输出检验信号的比较器。
44.一种1比特随机数发生装置，其特征在于具有输出0和1作为随机数数据的随机数发生器，备有保持从该随机数发生器输出的上次的随机数数据的数据保持器，备有比较上述随机数发生器输出的此次的随机数数据和上述数据保持器中保持的上次的随机数数据，在二者相同时输出计数增大信号，同时在二者不同时，输出计数清除信号的比较器，备有在从上述比较器接收计数增加信号时进行增加计数的同时，在从上述比较器接收计数清除信号时进行计数清除的计数器，备有将该计数器保持的数据作为检验数据输出的输出电路。
45.一种1比特随机数发生装置，其特征在于具有输出0和1作为随机数数据的随机数发生器，备有保持从该随机数发生器输出的上次的随机数数据的数据保持器，备有比较上述随机数发生器输出的此次的随机数数据和上述数据保持器中保持的上次的随机数数据，在二者相同时输出计数增大信号，同时在二者不同时，输出计数清除信号的第一比较器，备有在从第一上述比较器接收计数增加信号时进行增加计数的同时，在从第一比较器接收计数清除信号时进行计数清除的计数器，备有保持该计数器的输出数据的寄存器，备有比较该寄存器的数据和上述计数器的输出数据，在后者比前者大时写出数据重写信号，同时在此外的情况下输出数据保持信号的第二比较器，备有控制成在从第二比较器接收数据重写信号时将上述计数器的输出数据写入上述寄存器，同时在从第二比较器接收数据保持信号时保持上述寄存器的数据的控制电路；备有将上述寄存器保持的数据作为检验数据输出的输出电路。
46.根据权利要求45所述的1比特随机数发生装置，其特征在于替代权利要求45的上述输出电路，具有比较预先设定的比较数据和寄存器中保持的数据并输出检验信号的第三比较器。
47.一种1比特随机数发生装置，其特征在于具有输出0和1作为随机数数据的随机数发生器，备有对一定次数进行计数的第一计数器，备有保持从上述随机数发生器输出的上次的随机数数据的数据保持器，备有比较上述随机数发生器输出的此次的随机数数据和上述数据保持器中保持的上次的随机数数据，在二者相同时输出计数增大信号，同时在二者不同时，输出计数清除信号的比较器，备有在从上述比较器接收计数增加信号时进行增加计数的同时，在从上述比较器接收计数清除信号时进行计数清除的第二计数器，备有解码第二计数器的输出数据并按各信号长度输出的解码器，备有按各信号长度对该解码器的输出数据进行分别计数的多个第三计数器，备有按第一计数器计数的每一定次数分别保持第三计数器的每一个的输出数据的多个寄存器，备有控制成根据按第一计数器计数的每一定次数的信号和上述比较器的输出数据从上述各寄存器输出检验数据的控制电路。
48.根据权利要求47所述的1比特随机数发生装置，其特征在于附加选择寄存器的输出数据并输出的选择电路。
49.一种多比特随机数发生装置，其特征在于并列连接多个权利要求42所述的1比特随机数发生装置，附加按每1比特选择并输出从这些1比特随机数发生装置输出的检验数据的选择电路。
50.一种多比特随机数发生装置，其特征在于并列连接多个权利要求42所述的1比特随机数发生装置，附加按每1比特选择并输出从这些1比特随机数发生装置输出的检验信号的选择电路。
51.一种概率发生装置，其特征在于具有权利要求42所述的1比特随机数发生装置，备有将从该1比特随机数发生装置输出的随机数数据从串行数据变换为并行数据的移位寄存器，备有对一定的并行数据的比特长度进行计数的计数器，备有按该计数器计数的每个周期保持上述移位寄存器的并行数据的寄存器，备有比较预先设定的概率上限数据和概率下限数据与上述寄存器中保持的并行数据并输出概率信号的比较器。
52.一种概率发生装置，其特征在于具有权利要求49所述的多比特随机数发生装置，备有比较预先设定的概率上限数据和概率下限数据与从上述多比特随机数发生装置输出的随机数数据并输出概率信号的比较器。
全文摘要
一种随机数发生装置，其特征在于由对应输入到2个输入部的信号的相位差确定输出状态(0或1)的触发器、使这2个输入信号中产生相位差的延迟部、通过上述输入信号来控制上述相位差以使得触发器输出的0或1的出现率按规定反复周期一定的反馈电路构成。
文档编号G06F7/58GK1397871SQ0212633
公开日2003年2月19日 申请日期2002年7月17日 优先权日2001年7月17日
发明者山本博康, 清水隆邦, A·维撒纳格, 鲤渕美佐子, 曾我龙司, 志贺隆明 申请人:富士电气化学株式会社