专利名称：在支持并发执行多线程的计算机系统中处理中断的机制的制作方法
技术领域：
本发明一般地涉及计算机系统。更具体地说，本发明涉及在支持并发执行多线程的计算机系统中处理中断的机制。
背景技术：
现代高性能处理器被设计成可在每个时钟周期执行多条指令。为此目的，它们一般包括大量执行资源以便于这些指令的并行处理。可以并行执行的指令的可用性可能限制对这些资源的有效使用。并行执行的指令的可用性称为指令级并行性(instruction level parallelism，ILP)。指令相关性限制了在单个执行线程中可用的ILP。如果每次只能处理一个执行线程，也就降低了指令吞吐量(throughput)。
增加指令吞吐量的一种方法是设计出能够并发执行来自两个或多个指令线程的多条指令的处理器。由于来自不同线程的指令是独立的，所以两个或多个指令线程的并发执行增加了指令吞吐量。
已经实现了多种设计来支持在单个处理器包(package)中的多线程的并发执行。例如，多核处理器在单个处理器芯片上包括多个执行核。每个执行核都可以分配给不同的指令线程，尽管可以共享各种资源以节省管芯面积或允许所述执行线程之间进行某些通信。在对系统的余下部分提供单个接口的多芯片模块中还可以包含多个处理器芯片。
多线程处理器包括管理在单个执行核上执行多个指令线程的资源。线程管理单元为多线程提供状态数据的芯片内存储器，并且当所述共享核处理来自不同线程的指令时更新所述数据。
粗粒度(coarse-grained)多线程处理器每次只执行来自一个线程的指令，但是多线程的状态数据芯片内存储器降低了与在不同线程之间切换指令执行(上下文切换(context switch))相关的开销。在当前执行线程遇到长等待时间事件时可以触发线程切换(基于事件切换的多线程，SOEMT)。
细粒度(fine-grained)多线程处理器允许来自多个线程的指令并发执行。例如，指令可以在每个时钟周期处从多个线程发布，或者指令可以在不同时钟周期处从不同线程发布。在这两种情况下，来自多个线程的多条指令可以同时在执行核中运行(in-flight)。
一般而言，多线程处理器和多核处理器都允许在处理器中同时有多个线程的上下文有效。对于多核处理器，一些或全部核可以是多线程的。这里，上下文指称存储了特定处理器体系结构的线程体系结构状态的寄存器，并且可以包括通用、控制和应用寄存器。支持多线程上下文的这些或其它处理器(“多上下文处理器”)的性能益处取决于或部分取决于这些处理器呈现为多个等效逻辑处理器的能力。该等效性大大地帮助了在逻辑处理器之间的工作负荷的平衡，并且它简化了操作系统对线程的管理。实际上，目标是使多上下文处理器呈现为对称多处理器(SMP)系统。
为了提高多个线程之间的对称性，为多上下文处理器的每个逻辑处理器复制某些资源。例如，中断单元通常与每个逻辑处理器相关联，以在逻辑处理器和多上下文处理器的共享资源或系统级别资源之间提供接口。中断单元确定中断是否能被处理，并且如果接受了该中断则提供指针给中断处理代码。
为每个逻辑处理器提供中断单元的一个缺点是通常所有逻辑处理器都看到了中断，由其是那些与逻辑处理器共享的资源相关的中断。例如，多上下文处理器可以提供单个中断引脚以维持和单线程设计之间的包级别(package-level)兼容性。在该引脚上声明的中断可以被所有逻辑处理器的中断单元看到。系统中的风扇故障就可以触发这样的中断。由于它们的等效性，每个中断单元注册该中断，并且与其相关联的逻辑处理器执行中断处理程序(interrupt-handler)。以类似的方式可以看到并处理由共享芯片内资源产生的中断或在系统或专用中断总线上接收到的中断。在很多情况下，中断可能已经由一个逻辑处理器处理，但是逻辑处理器的对称配置要求每个处理器都执行该中断代码。
本发明解决了与在支持并发执行多线程的处理器中进行中断处理相关的这些和其它问题。
可以参考下面的附图来理解本发明，其中相似的元件用相同的号码标识。这些附图用来图示本发明的精选实施例而不是用来限制本发明的范围。
图1是可以实现本发明的计算机系统的方框图；图2是根据本发明的多核处理器的方框图；图3是根据本发明的多线程处理器的方框图；图4是一个流程图，表现了根据本发明用于处理中断的方法的一个实施例；图5是一个流程图，表现了根据本发明用于处理中断的方法的另一个
具体实施例方式
下面的讨论阐明了许多具体细节以提供对本发明的全面理解。然而，得益于本公开的本领域技术人员应当意识到，没有这些具体细节也可以实施本发明。此外，为了关注于本发明的特征，没有详细描述各种公知的方法、程序、组件和电路。
图1是一个方框图，表现了可以实现本发明的计算机系统100的一个实施例。计算机系统100包括多上下文处理器110以执行存储在存储器160中的指令。通过信道180在处理器110和存储器160之间耦合了数据和指令。信道180可以包括在芯片组或系统逻辑(未示出)控制之下的一个或多个总线。
对于系统100，存储器160存储中断处理程序170，所述中断处理程序170由多上下文处理器110上的资源响应于中断来执行。存储器160可以表现为易失性存储器结构，例如高速缓存和主存储器，也可表现为非易失性存储器结构，例如闪存、硬驱动器和软驱动器等等。对于本发明的一个实施例，中断处理程序170的一部分可以固件实现，而其它部分可以存储在主存储器中。
多上下文处理器110的逻辑表现为逻辑处理器120(1)-120(n)(通称逻辑处理器120)和共享资源140，其中逻辑处理器120(1)-120(n)各自包含与它们相关联的中断单元130(1)-130(n)(通称中断单元130)。例如，每个逻辑处理器120可以代表分配给特定线程的资源，而共享资源140可以代表那些对所有逻辑处理器120上的线程都可用的处理器110的资源。
对于所公开的系统100的实施例，共享资源140包括每个逻辑处理器120都可访问的中断声明(claim)寄存器(ICR)150。如下文所详细讨论的，ICR150提供了一种机制，通过该机制一个逻辑处理器120发信号通知其余的处理器它将处理中断。共享资源140还可以包含高级别高速缓存或总线逻辑以用于和存储器160或外围设备(未示出)通信。
中断单元130代表与逻辑处理器120相关来处理中断的功能块。某些中断可以由逻辑处理器120中的任何一个来处理。例如，处理器的共享资源140中发生的某些中断以及脱离处理器包的资源产生的系统或平台级别的中断通常可以由任何逻辑处理器120来处理。可以通过处理器包上的外部引脚104、总线或通过处理器110内部的电路来传输它们。在下面的讨论中，诸如这些中断被称为公用中断，以将它们和以特定逻辑处理器为目标的中断区分开来。
中断单元130(1)-130(n)为逻辑处理器120(1)-120(n)分别注册公用中断。例如，每个中断单元130评估赋予中断的优先级和任何屏蔽条件，来确定该中断是否应得到立即处理，例如，触发中断的事件是否有比当前执行的线程更高的优先级。如果中断单元130确定该中断具有优先级，则它将与它相关联的逻辑处理器120指引到合适的中断处理例程。本发明提供了一种机制，其允许一个逻辑处理器120执行由所有逻辑处理器120注册的中断的整个中断处理例程。它这样做而不会将非对称性施加到逻辑处理器120上，例如任意地指派中断到逻辑处理器120。
对于系统100的一个实施例，中断单元130(1)-130(n)为逻辑处理器120(1)-120(n)注册公用中断。如果中断具有优先级，则中断单元130(1)-130(n)分别指引逻辑处理器120(1)-(n)到中断处理程序170。逻辑处理器120(1)-(n)中的每一个都执行中断处理程序170的第一代码段，其指引逻辑处理器访问ICR150。第一个成功访问ICR150的逻辑处理器120完成中断的处理，并且其余的逻辑处理器120恢复执行它们的线程。
对于本发明的一个实施例，初始化ICR150为第一值，并且在公用中断之后复位该第一值。中断处理程序170的初始代码段指引每个逻辑处理器120读取当前在ICR150中的值并且向ICR150写入第二值。如果第二值与第一值不同，则读取ICR150的第一逻辑处理器120看到第一值。所有其它逻辑处理器120看到第二值。读取第一值的逻辑处理器继续执行中断处理程序。其余的逻辑处理器读取第二值，所述第二值发信号通知它们从中断返回，例如恢复执行它们被中断的线程。
逻辑处理器120不必响应于在锁定步骤下的公用中断。当发生中断时执行的线程的类型、它的优先级或者甚至是当前运行的指令类型，都可以确定逻辑处理器120访问ICR150有多快。根据实施例，中断处理程序170每次只可由一个处理器执行，在这种情况下，执行中断处理程序170的第一逻辑处理器将是访问ICR150的第一逻辑处理器。
多上下文处理器110的不同实施例以不同的方式实现逻辑处理器120。对于多上下文处理器110的多核实施例，每个逻辑处理器120对应于一个执行核。结合图2讨论了多上下文处理器110的多核实施例。对于多上下文处理器110的多线程实施例，每个逻辑处理器120对应于分配给具体线程的单个执行核的资源。结合图3讨论了多上下文处理器110的多线程实施例。多上下文处理器110的其它实施例可以包括例如多核，其中的一些或全部是多线程的。本发明不依赖于在处理器中实现逻辑处理器的具体方式。
图2是一个方框图，表现了多上下文处理器110的多核实施例210。多核处理器210提供执行核220(1)-220(n)以及它们对应的中断单元230(1)-(n)，以支持多达n个线程的并发执行。还示出了共享资源240，其包括中断声明寄存器(ICR)250。对于所公开的多核处理器210的实施例，执行核220(1)-220(n)通过总线254访问ICR250。
响应于公用中断，每个中断单元230确定该中断是否有优先级，如果有，则中断单元230指引它对应的执行核220到中断处理程序。在中断处理程序的第一部分的控制之下，执行核220竞争访问ICR250。第一个访问ICR250的执行核完成该中断处理程序。其余的执行核恢复它们被中断的线程。对于多核处理器210的另一个实施例，执行核220(1)-220(n)的一个或多个也可以是多线程的，在这种情况下，每个核上的每个线程试图首先访问ICR250。
对于本发明的一个实施例，第一代码段使得每个逻辑处理器220读取ICR250。如果逻辑处理器220读取ICR250中的第一值，则它继续执行中断处理程序的其余部分。如果逻辑处理器220读取ICR250中的第二值，则它会恢复执行它在中断前执行的线程的指令。为了确保只有一个逻辑处理器220读取第一值，初始代码段可以使用原子性的(atomic)读取—修改—写入操作，例如“测试并设置(test and set)”操作。例如，如果ICR250中的第一值是零，则中断处理程序170可以自动读取ICR250中的值并向ICR250写入一。即，执行读取—修改—写入操作同时不会将ICR250让给另一个逻辑处理器。对于这个实施例，只有到达ICR250的第一逻辑处理器读取零值。所有其它逻辑处理器将读取由访问ICR250的第一逻辑处理器写入到ICR250的一值。
上面描述的实施例是“竞争并标记(race-to-flag)”机制的示例，用于确定哪一个逻辑处理器将处理公用中断。标记可以包含在寄存器、锁变量或类似的存储位中，其可以由每个逻辑处理器访问。管理这样的标记的读取/写入规则允许独立运行的每个逻辑处理器都来确定其是否负责处理公用中断。
图3是一个方框图，表现了多上下文处理器110的多线程实施例310。多线程实施例310包括执行核304，其允许并发处理来自多达n个不同线程的指令。执行核304表现为流水线(pipeline)，其中的各个阶段或者分配给n个线程(块324(1)-324(n)、326(1)-326(n)、328(1)-328(n)、330(1)-330(n))之一，或者由n个线程(块340(a)-340(c)和ICR350)共享。例如，块340(a)、340(b)和340(c)可以代表共享指令高速缓存、共享寄存器重命名单元和共享数据高速缓存。块324(1)-324(n)、块326(1)-326(n)、块328(1)-328(n)和块330(1)-330(n)可以分别代表取出(fetch)单元、解码单元、执行单元和中断单元中的多个部分，这些部分分配给线程1-n。以垂直对齐的形式示出了分配到给定逻辑处理器的资源只是为了简化图3。这并不是要表示分配给线程的资源的任何排序。
对于所公开的处理器310的实施例，逻辑处理器320(1)由分配资源324(1)、326(1)、328(1)和330(1)表示，并且逻辑处理器320(n)由分配资源324(n)、326(n)、328(n)和330(n)表示。如此做是为了说明的目的。其它的表示可以包括当前正在由相应的线程使用的共享资源340(a)-340(c)部分。
中断单元330与处理器310中的其它分配资源类似，不需要是物理上确定的单元。例如，它们可以代表被分配到在处理器310上执行的个别线程的单个中断单元部分。响应于公用中断，中断单元330(1)-330(n)注册该中断，并且确定它是否应当被处理。如果该中断具有优先级，则中断单元330(1)-330(n)指引逻辑处理器320(1)-320(n)执行中断处理例程，例如中断处理程序170。每个逻辑处理器320执行中断处理例程的第一代码段，其引起逻辑处理器访问ICR350。访问ICR350的第一逻辑处理器320执行中断处理例程的其余部分。其它逻辑处理器320返回它们被中断的线程。
多核处理器210和多线程处理器310的配置只是用于举例说明。适合于使用本发明的多上下文处理器的其它实施例可以使用不同的配置。例如，多线程处理器的线程可以共享前端(front end)与执行资源，并且仅复制寄存器文件。从本公开得益的处理器设计领域技术人员会认识到，结合本发明可以使用多上下文处理器的其它配置。
图4是一个流程图，表现了响应于公用中断而由多上下文处理器中的每个逻辑处理器执行的方法400的一个实施例。检测(410)到公用中断，并且逻辑处理器确定(420)是否应当处理该中断。例如，逻辑处理器的中断单元可以检查优先级和屏蔽位来确定所检测的中断是否优先于当前执行的指令线程。如果中断没有优先级，则方法400终止(470)。如果中断具有优先级(420)，则在当前执行线程的适当点处保存(430)某些状态信息，并且逻辑处理器被指引(440)到在指定地址处的中断处理例程。中断单元一般提供中断处理程序地址，如果它确定该中断具有优先级。
在将控制交给中断处理程序之前保存的状态信息通常是这样的最小量状态信息，即在完成中断处理程序之后，这些状态信息可以将逻辑处理器返回到被中断的指令线程。这降低了与执行中断处理程序有关的开销。
在进入中断处理例程后，逻辑处理器执行第一代码段，第一代码段指引逻辑处理器访问(450)中断声明寄存器(ICR)，并比较(460)存储在ICR中的值和第一值。如果读取值等于第一值，则逻辑处理器继续进行(470)中断处理例程。如果存储值不等于第一值，则逻辑处理器从中断返回(480)。
为了确保任何时候只有一个处理器访问ICR，本发明的实施例可能保护ICR或保护用来访问ICR的代码段。在第一种情况下，中断处理程序可以利用原子性读取—修改—写入操作来修改ICR。对于这个实施例，如果逻辑处理器读取了ICR中的第一值，则它随后在ICR中写入第二值，并且在读取和写入之间没有失去对ICR的控制。如果ICR在中断之间被复位为第一值，则读取ICR的第一逻辑处理器将读取ICR中的第一值，并且将它替换为第二值。响应于相同中断而在第一逻辑处理器之后读取ICR的任何逻辑处理器将读取第二值，并且恢复其中断前的活动。
对于第二种情况，对中断处理程序的第一代码段的访问由临界区(critical-section)位控制。到达第一代码段的第一逻辑处理器执行临界区位的原子性读取—修改—写入，读取该位的值并且向该位写入第二值，并且在读取和写入操作之间没有释放该位。如果读取值指示第一代码段是解锁定的，则逻辑处理器执行该代码以读取ICR中的值。写入临界区位的第二值确保没有其它的逻辑处理器能够同时执行第一代码段。如果读取值指示第一代码段是锁定的，则逻辑处理器可以返回到它曾经执行的线程。由于每次只有一个逻辑处理器能执行第一代码段，所以对ICR的读取和写入不需要原子性的操作。得益于本公开的本领域技术人员应当认识到可以有用于确保只有一个逻辑处理器声明对公用中断的所有权的多种其它机制。
一旦所有逻辑处理器响应于公用中断而已经访问了标记(ICR、锁变量等等)，则应当为下一公用中断将该标记复位为第一值。对于本发明的一个实施例，响应于公用中断而读取标记的最末逻辑处理器将它复位为第一值。例如，标记可以定义为包括用于由多上下文处理器支持的每个逻辑处理的位。当每个逻辑处理器访问标记时，它设定相应的标记位。最末逻辑处理器设定其相应的标记位，并且它将标记中的所有位复位为第一值。
对于另一个实施例，中断处理程序的初始代码段可以指示逻辑处理器增大计数值(即，标记)，并且读取已增大的计数值。如果已增大的计数值等于当前在处理器中有效的逻辑处理器的数目，则逻辑处理器将计数值复位为第一值。如果已增大的计数值小于当前有效的逻辑处理器的数目，则逻辑处理器从中断返回。
用于复位标记的这些机制假定公用中断之间的时间通常大于所有逻辑处理器执行中断处理程序(或其中一部分)以及访问标记所需的时间。从本公开得益的处理器设计领域技术人员会认识到一旦已经确定公用中断的所有权之后复位标记的其它机制。
图5是一个流程图，表现了根据本发明的用于处理中断的方法500的一个实施例。方法500允许启用(enable)或禁用(disable)公用中断的双重处理。例如，可能需要所有逻辑处理器响应一个公用中断例如机器校验或热事件。对于这些和其它需要所有逻辑处理器来响应的公用中断，通过参考位ECH(启用公用处理)可以启用中断的双重处理。当系统首先启动或之后发生变化以定制特定系统环境时，可以为选择的公用中断设定这个位。
响应于公用中断的检测而启动(519)方法500。逻辑处理器检验(520)一个位以确定是否启用了双重中断处理。如果启用了，则逻辑处理器继续运行(530)中断处理程序而不管其它逻辑处理器做什么。如果该位指示(520)禁用了双重中断处理，则逻辑处理器检验(540)ICR以确定是否已经声明了中断的所有权。如果没有声明(550)该中断，则逻辑处理器继续运行(530)中断处理程序。上面讨论的用来控制对ICR的访问的机制可应用于方法500。如果已经声明(550)了中断，则逻辑处理器确定(560)其是否是响应公用中断的最末线程。如果是，则逻辑处理器将ICR复位(570)为第一值，并且从中断处理程序返回(580)以恢复执行当中断发生时其正在处理的线程。如果不是响应公用中断的最末线程，则它从中断处理程序返回(580)而不复位ICR。进而，上面讨论的用来确定逻辑处理器是否是响应于公用中断并复位ICR(即，标记)的最末线程的方法400机制适用于方法500。
如此已经公开了一种机制，用于在包括多上下文处理器的计算机系统中处理某些中断。响应于公用中断，多上下文处理器上的逻辑处理器竞争访问共享寄存器。第一个访问共享寄存器的逻辑处理器处理中断。其余逻辑处理器检测到该中断已经被声明，并且从中断处理程序返回。对于本发明的一个实施例，中断处理程序包括第一代码段，响应于公用中断其由包上所有逻辑处理器执行。共享寄存器被初始化为第一值，并且第一代码段指引每个逻辑处理器读取共享寄存器。跟随公用中断而访问共享寄存器的第一逻辑处理器读取第一值，写入第二值，并且继续执行中断处理程序。其余逻辑处理器读取第二值，第二值指引它们退出中断处理程序。
对于本发明的另一个实施例，提供了启用/禁用位来标识公用中断是否会被重复处理。如果该位是禁用状态，则由访问共享寄存器的第一逻辑处理器通过执行中断处理例程的第一段来声明中断。如果该位是启用状态，则避过第一代码段，并且所有的逻辑处理器都执行中断处理例程到完成。
所公开的实施例已经图示了本发明的多种特征。本发明可以在使用多上下文处理器的计算机和其它基于处理器的系统中使用。从本公开得益的本领域技术人员会认识到可以对所公开的实施例进行变化和修改，而不会背离所附权利要求的精神和范围。
权利要求
1.一种处理器，包括第一中断单元，用于响应于中断而指引第一逻辑处理器到中断处理程序；第二中断单元，用于响应于所述中断而指引第二逻辑处理器到所述中断处理程序；以及中断声明寄存器，用于存储一个值，所述值指示是否由所述第一和第二逻辑处理器之一来处理所述中断。
2.如权利要求1所述的处理器，其中所述第一和第二逻辑处理器在所述中断处理程序的控制下读取所述中断声明寄存器中的值。
3.如权利要求2所述的处理器，其中如果所述第一逻辑处理器首先读取所述中断声明寄存器，则所述第一逻辑处理器处理所述中断。
4.如权利要求3所述的处理器，其中如果所述第一逻辑处理器处理所述中断，则所述第二逻辑处理器退出所述中断处理程序。
5.如权利要求4所述的处理器，其中所述第二逻辑处理器通过读取在所述中断声明寄存器中的由所述第一逻辑处理器写入的值来确定所述第一逻辑处理器处理所述中断。
6.一种系统，包括处理器，包括中断声明寄存器和多个线程资源，所述多个线程资源用来分别处理对应于多个指令线程的指令；以及存储器，用于存储中断处理程序，所述中断处理程序包括可由所述多个线程资源的每个线程资源响应于中断而执行的指令，以读取在所述中断声明寄存器中的值；并且响应于所述读取值而处理所述中断或恢复指令执行。
7.如权利要求6所述的系统，其中所述多个线程资源包括所述处理器的多个执行核。
8.如权利要求6所述的系统，其中所述多个线程资源包括执行核的多个资源，其中所述执行核的多个资源被分配给多个指令线程。
9.如权利要求6所述的系统，其中所述中断处理程序包括可由每个所述线程资源进一步执行的指令，以在读取所述中断声明寄存器中的值之后向所述中断声明寄存器写入第二值。
10.如权利要求9所述的系统，其中初始化所述中断声明寄存器以存储第一值，并且读取所述第一值的第一个线程资源将所述第一值替换为第二值并处理所述中断。
11.如权利要求10所述的系统，其中所述多个线程资源的其余部分响应于读取在所述中断声明寄存器中的所述第二值而执行从所述中断的返回。
12.一种系统，包括存储器，其中存储了中断处理程序；和处理器，包括中断声明寄存器和用以支持多个逻辑处理器的执行资源，每个所述逻辑处理器响应于中断信号，通过使用所述中断处理程序而竞争访问所述中断声明寄存器。
13.如权利要求12所述的系统，其中支持多个逻辑处理器的所述执行资源包括多个执行核。
14.如权利要求13所述的系统，其中每个执行核包括中断单元，以响应于所述中断信号而指引所述执行核的控制到所述中断处理程序。
15.如权利要求13所述的系统，其中每个所述执行核处理所述中断处理程序的指令以读取所述中断声明寄存器，进而响应于在所述中断声明寄存器中读取的值继续执行所述中断处理程序或从所述中断处理程序返回。
16.如权利要求15所述的系统，其中读取所述中断声明寄存器的第一个所述执行核响应于所述中断信号而完成所述中断处理程序的执行，而其它所述执行核退出所述中断处理程序。
17.如权利要求12所述的系统，其中访问所述中断声明寄存器的第一个所述逻辑处理器完成所述中断处理程序的执行。
18.如权利要求17所述的系统，其中在所述第一逻辑处理器之后访问所述中断声明寄存器的所述逻辑处理器退出所述中断处理程序。
19.如权利要求12所述的系统，其中支持多个逻辑处理器的所述执行资源包括多个执行核，至少其中之一支持多线程。
20.一种响应于中断而由当前在多上下文处理器上执行的每个线程实现的方法，所述方法包括在指定的存储器位置访问中断处理程序；执行所述中断处理程序以读取中断声明寄存器中的值；如果从所述中断声明寄存器读取的值是第一值，则完成执行所述中断处理程序。
21.如权利要求20所述的方法，其中执行所述中断处理程序包括读取所述中断声明寄存器中的值，并且在没有释放对所述寄存器的控制的情况下向所述寄存器写入第二值。
22.如权利要求20所述的方法，还包括如果从所述中断声明寄存器读取的值是第二值，则终止所述中断处理程序的执行。
全文摘要
本发明提供了一种机制，用于在支持并发多线程的处理器上处理中断。分配处理器的资源以提供多个逻辑处理器。响应于公用中断，多个逻辑处理器竞争访问共享寄存器。访问所述共享寄存器的第一个逻辑处理器处理所述公用中断。其余的逻辑处理器从该中断返回。
文档编号G06F13/24GK1549968SQ02817068
公开日2004年11月24日 申请日期2002年8月1日 优先权日2001年8月31日
发明者斯科特·鲍勃霍尔兹, 凯沙夫拉姆·穆尔蒂, 拉姆 穆尔蒂, 斯科特 鲍勃霍尔兹 申请人:英特尔公司