专利名称：程序化分频装置的制作方法
技术领域：
本发明关于一种分频装置，尤其是关于一种可利用计算机程序指令控制的程序化分频装置。
背景技术：
在同步的数字系统中，时钟信号扮演一个很重要的角色，除了决定系统的效能外，更与电路的功率消耗息息相关。尤其是现代的行动装置蔚为风潮，许多的计算机中央处理器(CPU)、数字信号处理器(DSP)、以及微控制器为了能尽量地降低功率的消耗，以达到省电的目的，因此在处理器空闲时，将系统切换至较低的工作频率。
一般传统的分频装置，请参考图1A，通常是由一个n位的D型触发器(DFlip Flop)以及一个增量器(incrementer)组成，其分频后所得到的不同频率信号，分别输入在数个D型触发器，因此还需利用一个多任务器利用一控制信号FREQ_SEL来选择目标频率信号，再输出该目标频率信号。实际布局(layout)时，由于各个D型触发器的所在位置不同，因此其输出端点到多任务器之间往往会产生不同的延迟。同时，选择频率的控制信号FREQ_SEL在切换频率时，也有可能因为控制信号非同时到达，而造成暂时性切换到非目标频率，虽然最后仍可切换到目标频率，但在某些情形下会造成很大的影响。举例来说，请参考图1B的时钟时序图，控制信号FREQ_SEL在大约215ns时，由3位的「000」切换到3位的「011」，由于FREQ_SEL信号中每一个位的延迟并不相同，因此FREQ_SEL先由「000」变成「010」，在经过约0.2ns之后，才稳定成为「011」，因此使得CLKOUT产生了一个极小宽度的脉冲(pulse)信号，也就是颤动(glitch)信号；系统有可能因此造成错误的动作。
另一种传统的分频装置，请参考图2A的二进制上数计数器(binary upcourter)，虽然可以在输入端COUNT_TO任意指定计数的周期数，并利用其count to flag(标记计数)(TERCNT)，在计数到指定的COUNT值时，产生一CLKIN周期的脉冲(pulse)信号。如图2B所示，若将此脉冲信号用于时钟(CLOCK)时，可能产生占空因数(duty cycle)不是50％-50％的缺点，并且也可能会发生颤动(glitch)的现象。
发明内容
本发明的主要目的是提供一种程序化的分频装置，可利用程序指令的控制(直接利用程序指令指令来切换频率)，以达到分频的目的，更进一步来说，本发明所提供的程序化分频装置，其输出的不同倍数的分频时钟信号接由同一个输出点输出，无须借助多任务器的选择信号以消除时钟颤动的问题，进而达到稳定的省电功能。
本发明的另一目的是提供一种程序化分频装置，其所获得分频时钟不会产生颤动(glitch)现象。
本发明的再一目的是提供一种程序化的分频装置，以获得50％-50％占空因数(duty cycle)的分频时钟。
一种程序化分频装置，包括一n位加法器以及一n位D型触发器，用以将一输入时钟转换为一目标时钟，且该输入时钟的频率为目标时钟频率的2m倍，其中m为大于0的正整数。该加法器依据一调节参数与一反馈信号相加产生一第一输出信号，其中该调节参数包含n个位，n为大于0的正整数，且m≤n，并可利用程序指令控制该调节参数。该D型触发器与该加法器连接形成环形回路，用以接收该第一输出信号以及该输入时钟，并产生一第二输出信号。其中该第二输出信号区分成反馈信号以及目标信号，该目标信号由该第二输出信号的最高位(MSB)构成，而该反馈信号由该第二输出信号的所有位构成。该D型触发器还将该反馈信号馈送回该加法器与该调节参数进行加法运算，并依据其目标信号输出该目标时钟。
本发明所提出的「程序化分频电路」，可以利用控制输入调节参数的方式，来得到除2m频率的时钟(m是从0开始的正整数)，并且不会产生时钟颤动(glitch)的问题，以提供处理器较低的工作时钟。
图1A与图2A为传统的分频装置；图1B与图2B分别为图1A及图2A的分频装置的时钟时序图；图3A是本发明的一实施例的分频装置图；
图3B～图3D是依照图3A的分频装置所输出的各种倍数分频时钟图式；图4A是本发明的另一实施例的分频装置图；以及图4B～图4F是依照图4A的分频装置所输出的各种倍数分频时钟时序图。
表格说明表一是本发明的INCR调节参数与频率f的关系；以及表二是本发明的另一实施例的七位INCR调节参数与分频倍数关系。
主要组件符号说明或非门(NOR)-----------41加法器----------------31、42D型触发器-----------32、43、45、47时钟-----------------300、400、400a调节参数------------301、401、403、409反馈信号------------302、405逻辑输出信号-------402第一输出信号-------303、406第二输出信号-------304、407第四输出信号-------410第五输出信号-------412第一信号--------------404第二信号------------408 第三信号-------------411第四信号------------413与非门(NAND)----44与门(AND)---------46第一输入端--------4401第二输入端---------4402第三输入端--------4601第四输入端---------4602非门-------------4001 异或门(XOR)----48目标信号-----------399、499具体实施方式
有关本发明为实现上述的目的，所采用的技术、手段及具体结构特征，现举一较佳可行的实施例，并利用图示说明而更进一步揭示明了，详如下述。
本发明提供一种程序化分频装置，用以将一输入时钟(可利用一振荡器产生该输入时钟)转换为一目标时钟，该输入时钟的频率为目标时钟频率的2m倍，其中m为大于0的正整数，请参考图3A，该装置包括一n位加法器31以及一n位D型触发器32。一调节参数301与一反馈信号302输入加法器31，该加法器31将调节参数301与反馈信号302相加以产生一第一输出信号303，并输出该信号303，其中该调节参数包含n个位，n为大于0的正整数，且m≤n(例如，当调节参数为n位时，最大的分频倍数即为2n)，并可利用程序借助指令的方式控制该调节参数301。D型触发器32与该加法器31连接形成环形回路，用以接收该第一输出信号303以及输入时钟300，并产生一第二输出信号304；其中该第二输出信号304进一步区分为反馈信号302以及目标信号399，而且目标信号399由该第二输出信号304的最高位(MSB)构成，而该反馈信号302由该第二输出信号304的所有位构成，并将该反馈信号302沿着环形回路馈送回该加法器31与该调节参数301进行加法运算，再依据该目标信号399输出目标时钟。在较佳实施例中，本发明所提供的D型触发器为一正沿触发型触发器或一负沿触发型触发器的其中之一；进一步来说，该D型触发器或该加法器由至少一与门(AND)、至少一或门(OR)、以及至少一非门(NOT)组成。应注意，在此实施例中，D型触发器被当作数据缓存单元使用。根据本发明提供的资料缓存单元在被时钟CLKIN触发时，其输出的数据被更新。其它能够执行相同功能的数据缓存单元，例如由触发器，门闩电路，缓存器构成的电路，同样地可以适用于本发明。
因此，本发明提供一种程序化的分频装置，可利用程序指令的控制(直接利用程序指令来切换频率)，以达到分频的目的，更进一步来说，本发明所提供的程序化分频装置，其输出的不同倍数的分频时钟信号接由同一个输出点输出，无须藉助多任务器的选择信号以消除时钟颤动的问题，进而达到稳定的省电功能。
举例来说，请参照图3A与图3B，当INCR调节参数301(n个位，也就是从第0～n-1位)的最高位(MSB)为「1」，而其余的位为「0」时，假设一开始的CLKCNT[n-1]目标信号399为「0」，经过ADD1加法器31的相加演算之后，因为INCR调节参数301除去最高位所剩余的所有位皆为「0」，所以ADD1加法器31输出的CLKCNT_IN[n-1]第一输出信号303为「1」；此为第一个周期(cycle 1)。再经过下一个周期时钟的正沿触发后，CLKCNT[n-1]目标信号399被更新为1(此为第二个周期；cycle 2)，其CLKCNT[n-10]反馈信号302与INCR调节参数301经过ADD1加法器31相加之后，因为进位的关系，得到CLKCNT_IN[n-1]第一输出信号303为「0」。在第三个周期(cycle 3)时，CLKCNT[n-1]目标信号399被更新为「0」，又回到原来的状态。因此如果INCR调节参数301的输入不变时，CLKCNT[n-1]目标信号399将在每一个周期作「0」到「1」或者「1」到「0」之间的变化，因此可以从CLKCNT[n-1]目标信号399可得到一个除2倍频率的输出时钟，其目标时钟的输出图式如图3B所示。
此外，请参照图3A与图3C的时钟时序图，当改变INCR调节参数301(n个位，也就是从第0～n-1位)的输入，使得INCR[n-2]该参数301的次高位为「1」，而其余位皆为「0」时，经由本发明的分频电路的操作，因为INCR调节参数301的「1」位于第n-2个位(次高位)的位置，因此必须与CLKCNT反馈信号302累加二次才能使CLKCNT[n-1]目标信号399发生一次「0」到「1」或者「1」到「0」之间的变化，此时我们可以由CLKCNT[n-1]目标信号399得到一个除22倍频率的时钟，如图3C所示。
更进一步来说，请参照图3A与图3D若改变INCR[n-3]调节参数301的第n-3个位(次二高位；从最高位数来第三个位)为「1」，而其余位皆为「0」时，由于INCR调节参数301中的「1」位于第n-3个位的位置，因此必须与CLKCNT反馈信号302累加四次才能使CLKCNT[n-1]目标信号399发生一次「0」到「1」或者「1」到「0」之间的变化，此时可以由CLKCNT[n-1]目标信号399的输出得到一个除23倍频率的时钟，如图3D所示。
因此，经过适当地控制INCR调节参数301的输入值，可使得INCR[n-m]该参数301的第n-m位的位值为「1」(其中m＝1，2，3….n)，而INCR参数301的其余位皆为「0」，即可由CLKCNT[n-1]目标信号399得到除2m倍频率的时钟。其调节参数INCR与频率f的关系如表一所示。
请参考图4A的另一较佳实施例，本发明提供一种程序化分频装置，用以将一输入时钟(可利用一振荡器产生该输入时钟)转换为一目标时钟，该输入时钟的频率为目标时钟频率的2m倍，其中m为从0开始的正整数，以达到分频的目的。本发明的装置包括一或非门(NOR)41、一n位加法器42、一n位第一D型触发器(D Flip-Flop)43、一与非门(NAND)44、一第二D型触发器45、一与门(AND)46、一第三触发器47、以及一异或门48。或非门(NOR)41的输入端由一调节参数除去最高位所剩余的所有位401构成的，并经或非门41的逻辑运算之后输出一逻辑输出信号402，其中该调节参数包含n个位，n为大于0的正整数，且m≤n(例如，当调节参数为n位时，最大的分频倍数即为2n)，而且该调节参数可利用程序指令控制的。加法器42依据一第一信号404与一反馈信号405相加产生一第一输出信号406，该第一信号404由该或非门(NOR)41的逻辑输出信号402以及该调节参数除去最高位所剩余的所有位403构成的，且该逻辑输出信号402为该第一信号404的最高位(MSB)。第一D型触发器43与该加法器42连接形成环形回路，用以接收输入时钟400以及该加法器42所输出的第一输出信号406，并产生一第二输出信号407；该第二输出信号407更进一步区分成一第二信号408以及反馈信号405，该第二信号408由该第二输出信号407的最高位(MSB)构成，而该反馈信号405由该第二输出信号407的所有位构成，该反馈信号405沿着环形回路被馈送回该加法器42与该第一信号404进行加法运算。与非门(NAND)44依据一第一输入端4401与一第二输入端4402的信号输出一第四输出信号410，其中该第一输入端4401用以接收该逻辑输出信号402，而该第二输入端4402为反相输入端，用以接收该调节参数的最高位(MSB)409，也就是先将该调节参数的最高位409做反相运算之后再输入与非门44。第二D型触发器45用以接收该第四输出信号410以及输入时钟400，并产生一第三信号411。与门(AND)46依据一第三输入端4601与一第四输入端4602的信号输出一第五输出信号412，该第三输入端4601用以接收该第二信号408，而第四输入端4602为反相输入端，用以接收该第三信号411，也就是先将第三信号411做反相运算之后再输入该与门46。第三触发器47用以接收该第五输出信号412以及反相输入时钟400a，并产生一第四信号413，其中该反相输入时钟400a利用一非门(NOT)4001将输入时钟400做反相运算后输入该触发器47。异或门48依据该第二信号408与该第四信号413输出一目标信号499，并依据该目标信号499输出目标时钟。在较佳实施例中，本发明所提供的D型触发器为一正沿触发型触发器或一负沿触发型触发器的其中之一；进一步来说，该D型触发器或该加法器由至少一与门(AND)、至少一或门(OR)、以及至少一非门(NOT)组成。此外，本发明的D型触发器可利用一数据缓存单元的型态处理。因此，本发明提供一种程序化的分频装置，可利用程序指令的控制(直接利用程序指令来切换频率)，以达到分频的目的，更进一步来说，本发明所提供的程序化分频装置，其输出的不同倍数的分频时钟信号接由同一个输出点输出，无须藉助多任务器的选择信号以消除时钟颤动的问题，进而达到稳定的省电功能。
举例来说，一个七位的调节参数可除20～27倍的频率。例如，欲除20倍的频率(亦即输出时钟频率等于输入时钟)，请参照图4A与图4B，输入INCR调节参数为七位的「0000000」，在第一个周期(cycle 1)时，由INCR[5:0]调节参数除去最高位所剩余的所有位401经NOR1或非门41运算后产生INCR_N逻辑输出信号402为「1」，若一开始CLKCNT[6]第二信号408为「0」，则该加法器42输出CLKCNT_IN[6]第一输出信号406为「1」，此时不会产生进位。而下一个CLKIN输入时钟400的正沿触发时，CLKCNT[6]第二信号408被更新为「1」，再来进入第二个周期(cycle 2)，此时CLKCNT[6]第二信号408为「1」，且反馈信号405与第一信号404相加之后，CLKCNT_IN[6]第一输出信号406将产生进位而变成「0」。而下一个CLKIN输入时钟400的正沿触发时，CLKCNT[6]第二信号408被更新为「0」，因此又回到原先的状态，依此类推，若调节参数不变，CLKCNT[6]第二信号408将在每个周期(cycle)发生「0」与「1」的切换，相当于一个频率为f/2的时钟。若INCR[6:0]调节参数的所有位保持为「0000000」，则INCR_N逻辑输出信号402为「1」，INCR[6]调节参数的最高位409为「0」，经过NAND1与非门44的运算之后，EN_DIVIDE_IN第四输出信号410将为「0」，因此DFF3第二触发器45经输入时钟400的正沿触发后，其输出EN_DIVIDE第三信号411将一直保持在「0」，此时ORGCLK_IN第五输出信号412就相当于CLKCNT[6]第二信号408(因与门46的另一输入端4602为「1」)。DFF2第三触发器47利用CLKIN输入时钟400作负沿触发，因此对于XOR1异或门48的两个输入端而言，ORGCLK第四信号413为延迟半个周期CLKIN输入时钟400的CLKCNT[6]第二信号408。经过XOR1异或门48作异或运算之后，可由输出目标信号499得到频率为f的目标时钟。其时钟信号的变化可以参考图4B。由于XOR1异或门48的两个输入端，其变化时间相差半个周期(CLKIN cycle)，因此其输出端的信号不会产生颤动(glitch)的情形；更可以获得50％-50％占空因数(duty cucle)的分频时钟。
若欲除21倍的频率，请参照图4A与图4C，在除2倍频率的模式下，输入INCR调节参数为七位的「1000000」，在第一个周期(cycle 1)时，INCR[5:0]调节参数除去最高位所剩余的所有位401经NOR1或非门41的运算后，产生INCR_N逻辑输出信号402为「1」，若一开始CLKCNT[6]第二信号408为「0」，则反馈信号405与第一信号404相加后可得CLKCNT_IN[6]第一输出信号406为「1」，此时不会产生进位。而下一个CLKIN输入时钟400的正沿触发时，CLKCNT[6]第二信号408被更新为「1」，接着进入第二个周期(cycle 2)，此时CLKCNT[6]第二信号408为「1」，经加法器42的运算之后，CLKCNT_IN[6]第一输出信号406将产生进位而变成「0」。下一个CLKIN输入时钟400的正沿触发时，CLKCNT[6]第二信号408被更新为「0」，因此又回到原先的状态，此时与上一个例子(亦即输出时钟频率等于输入时钟)相同。依此类推，若调节参数不变，CLKCNT[6]第二信号408将在每个周期(cycle)发生「0」与「1」的切换，相当于产生一个频率为f/2的时钟。若INCR[6:0]调节参数一直保持为「1000000」，则INCR_N逻辑输出信号402为「1」，INCR[6]调节参数的最高位409为「1」，经过NAND1与非门44的运算后，EN_DIVIDE_IN第四输出信号410将一直为「1」，因此DFF3第二触发器45经由输入时钟400的正沿触发后，其输出EN_DIVIDE第三信号411将一直保持在「1」，经输入到AND1与门46的反相输入端4602之后，将使ORGCLK_IN第五输出信号412一直保持在「0」。此时，DFF2第三触发器的输出ORGCLK第四信号413将一直保持在「0」，因此经过异或门48的逻辑运算后，CLK目标信号499等于让CLKCNT[6]第二信号408直接通过XOR1异或门48，因此可由CLK目标信号499得到频率为f/2的目标时钟。请参考图4C的时钟时序图。
更进一步来说，若欲除22～27倍的频率，请参照图4A、图4D、图4E以及图4F。在其它的模式下，七位INCR调节参数与分频倍数的关系可以参考表二，此时INCR_N逻辑输出信号402为「0」，EN_DIVIDE_IN第四输出信号410为「1」，使得第二个周期之后EN_DIVIDE第三信号411也更新为「1」，此时无论CLKCNT[6]第二信号408如何变化，ORGCLK_IN第五输出信号412将为「0」，再经半个周期(cycle)后，ORGCLK第四信号413亦将一直保持为「0」，因此CLK目标信号499将完全由CLKCNT[6]第二信号408决定。再来看DFF1第一触发器43及ADD1加法器42构成的环形回路，当除22倍频率时，由表二可得INCR[6:0]调节参数为「0100000」，ADD1加法器42其输入端{INCR_N，INCR[5:0]}第一信号404等于INCR[6:0]调节参数的所有位，此时电路的操作为每经过一个CLKIN输入时钟400的周期(cycle)，CLKCNT反馈信号405就累加一次INCR[6:0]调节参数的所有位的值，因此CLKCNT[6:5]第二输出信号407的最高与次高位的值会依照二位「00」、「01」、「10 」、「11」的顺序循环做变化，此时CLKCNT[6]第二信号408每两个输入时钟400的周期(CLKIN cycle)会由「0」到「1」，或由「1」到「0」变化一次，因此每四个输入时钟400的周期(CLKIN cycle)，在异或门48的一端产生一个完整的时钟信号，其频率为f/4。再综合上面的推论，此时CLK目标信号499输出完全由CLKCNT[6]第二信号408决定，因此可以由CLK目标信号499得到f/4的目标时钟，如图4D所示。同理可得，在INCR[6:0]调节参数为「0010000」，CLKCNT[6]第二信号408每四个输入时钟周期(CLKIN cycle)会由「0」到「1」，或由「1」到「0」变化一次，因此每八个输入时钟周期(CLKINcycle)，在异或门48的一端将产生一个完整的时钟信号，其频率为f/8，如图4E所示。其余的模式，也可以由同样的方式推导出来，结果如图4F所示。
因此本发明可以依据系统的需求不断延伸而产生除2n倍的信号，并且不同频率的信号皆可由触发器(Flip-Flop)的最高位(MSB)输出，如此切换频率时，输出的时钟信号不会生颤动(glitch)。本发明此电路可以完全由逻辑闸阶层的数字电路所完成，也非常适用于以HDL作设计的High-LevelDesign Flow。除此之外，由于本发明可利用程序指令改变参数的特性，因此非常适合应用于处理器中，直接利用程序指令码来切换数字系统的操作频率。所以在数字系统的设计中，其可利用的范围将非常的广阔。综上所述，本发明「程序化分频装置」可以完全由逻辑闸阶层的数字电路所完成进而达到分频的功能，突破公知技术窠臼，并非易于思及的单纯应用。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围的情况下，可进行更动与修改，因此本发明的保护范围从所提出的的权利要求所限定的范围为准。
表一INCR调节参数与频率f的关系
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表二INCR调节参数与分频倍数关系
权利要求
1.一种程序化分频装置，用以将一输入时钟转换为一目标时钟，该输入时钟的频率为目标时钟频率的2m倍，其中m为大于0的正整数，其特征包括一n位加法器，依据一调节参数与一反馈信号相加产生一第一输出信号，其中该调节参数包含n个位，n为大于0的正整数，且m≤n，并可利用程序指令控制该调节参数；以及一n位D型触发器，与该加法器连接形成环形回路，用以接收该第一输出信号以及该输入时钟，并产生一第二输出信号；其中该第二输出信号还区分成该反馈信号以及一目标信号，该目标信号由该第二输出信号的最高位(MSB)构成，该反馈信号由该第二输出信号的所有位构成，并将该反馈信号馈送回该加法器与该调节参数进行加法运算，再依据该目标信号输出该目标时钟。
2.根据权利要求1所述的分频装置，其中该D型触发器为一正沿触发型触发器或一负沿触发型触发器的其中之一。
3.根据权利要求1所述的分频装置，其中该D型触发器由至少一与门(AND)、至少一或门(OR)、以及至少一非门(NOT)组成。
4.根据权利要求1所述的分频装置，其中该加法器由至少一与门(AND)、至少一或门(OR)、以及至少一非门(NOT)组成。
5.根据权利要求1所述的分频装置，其中该输入时钟利用一振荡器所产生的。
6.一种程序化分频装置，用以将一输入时钟转换为一目标时钟，该输入时钟的频率为目标时钟频率的2m倍，其中m为从0开始的正整数，其特征包括一或非门(NOR)，其输入端由一调节参数除去最高位所剩余的所有位构成的，并输出一逻辑输出信号，其中该调节参数包含n个位，n为大于0的正整数，且m≤n，并可利用程序指令控制该调节参数；一n位加法器，依据一第一信号与一反馈信号相加产生一第一输出信号，该第一信号由该或非门(NOR)的逻辑输出信号以及该调节参数除去最高位所剩余的所有位构成的，且该逻辑输出信号为该第一信号的最高位(MSB)；一n位第一D型触发器，与该加法器连接形成环形回路，用以接收该第一输出信号以及该输入时钟，并产生一第二输出信号，其中该第二输出信号还区分成一第二信号以及该反馈信号，该第二信号由该第二输出信号的最高位(MSB)构成，而该反馈信号由该第二输出信号的所有位构成，并将该反馈信号馈送回该加法器与该第一信号进行加法运算；一与非门(NAND)，依据一第一输入端与一第二输入端的信号输出一第四输出信号，其中该第一输入端用以接收该逻辑输出信号，而该第二输入端为反相输入端，用以接收该调节参数的最高位(MSB)；一第二D型触发器，用以接收该第四输出信号以及该输入时钟，并产生一第三信号；一与门(AND)，依据一第三输入端与一第四输入端的信号输出一第五输出信号，该第三输入端用以接收该第二信号，而第四输入端为反相输入端，用以接收该第三信号；一第三触发器，用以接收该第五输出信号以及一反相输入时钟，并产生一第四信号，其中该反相输入时钟利用一非门(NOT)将该输入时钟做反相输出；以及一异或门，依据该第二信号与该第四信号输出一目标信号，并依据该目标信号输出该目标时钟。
7.根据权利要求6所述的分频装置，其中该些D型触发器为一正沿触发型触发器或一负沿触发型触发器。
8.根据权利要求6所述的分频装置，其中该些D型触发器由至少一与门(AND)、至少一或门(OR)、以及至少一非门(NOT)组成。
9.根据权利要求6所述的分频装置，其中该加法器由至少一与门(AND)、至少一或门(OR)、以及至少一非门(NOT)组成。
10.根据权利要求6所述的分频装置，其中该输入时钟利用一振荡器所产生的。
11.一种程序化分频装置，用以将一输入时钟转换为一目标时钟，该输入时钟的频率为目标时钟频率的2m倍，其中m为大于0的正整数，其特征包括一n位加法器(n-bit ADD)，依据一调节参数与一反馈信号相加产生一第一输出信号，其中该调节参数包含n个位，n为大于0的正整数，且m≤n，并可利用程序指令控制该调节参数；以及一n位数据缓存单元，与该加法器连接形成环形回路，用以接收该第一输出信号以及该输入时钟，并产生一第二输出信号；其中该第二输出信号还区分成该反馈信号以及一目标信号，该目标信号由该第二输出信号的最高位(MSB)构成，该反馈信号由该第二输出信号的所有位构成，并将该反馈信号馈送回该加法器与该调节参数进行加法运算，再依据该目标信号输出该目标时钟。
12.根据权利要求11所述的分频装置，其中该数据缓存单元为一正沿触发型触发器或一负沿触发型触发器的其中之一。
13.根据权利要求11所述的分频装置，其中该数据缓存单元由至少一与门(AND)、至少一或门(OR)、以及至少一非门(NOT)组成。
14.根据权利要求11所述的分频装置，其中该加法器由至少一与门(AND)、至少一或门(OR)、以及至少一非门(NOT)组成。
15.根据权利要求11所述的分频装置，其中该输入时钟利用一振荡器所产生的。
16.一种程序化分频装置，用以将一输入时钟转换为一目标时钟，该输入时钟的频率为目标时钟频率的2m倍，其中m为从0开始的正整数，其特征包括一或非门(NOR)，其输入端由一调节参数除去最高位所剩余的所有位构成的，并输出一逻辑输出信号，其中该调节参数包含n个位，n为大于0的正整数，且m≤n，并可利用程序指令控制该调节参数；一n位加法器，依据一第一信号与一反馈信号相加产生一第一输出信号，该第一信号由该或非门(NOR)的逻辑输出信号以及该调节参数除去最高位所剩余的所有位构成的，且该逻辑输出信号为该第一信号的最高位(MSB)；一n位第一数据缓存单元，与该加法器连接形成环形回路，用以接收该第一输出信号以及该输入时钟，并产生一第二输出信号，其中该第二输出信号还区分成一第二信号以及该反馈信号，该第二信号由该第二输出信号的最高位(MSB)构成，而该反馈信号由该第二输出信号的所有位构成，并将该反馈信号馈送回该加法器与该第一信号进行加法运算；一与非门(NAND)，依据一第一输入端与一第二输入端的信号输出一第四输出信号，其中该第一输入端用以接收该逻辑输出信号，而该第二输入端为反相输入端，用以接收该调节参数的最高位(MSB)；一第二数据缓存单元，用以接收该第四输出信号以及该输入时钟，并产生一第三信号；一与门(AND)，依据一第三输入端与一第四输入端的信号输出一第五输出信号，该第三输入端用以接收该第二信号，而第四输入端为反相输入端，用以接收该第三信号；一第三触发器，用以接收该第五输出信号以及一反相输入时钟，并产生一第四信号，其中该反相输入时钟利用一非门(NOT)将该输入时钟做反相输出；以及一异或门，依据该第二信号与该第四信号输出一目标信号，并依据该目标信号输出该目标时钟。
17.根据权利要求16所述的分频装置，其中该些数据缓存单元为一正沿触发型触发器或一负沿触发型触发器。
18.根据权利要求16所述的分频装置，其中该些数据缓存单元由至少一与门(AND)、至少一或门(OR)、以及至少一非门(NOT)组成。
19.根据权利要求16所述的分频装置，其中该加法器由至少一与门(AND)、至少一或门(OR)、以及至少一非门(NOT)组成。
20.根据权利要求16所述的分频装置，其中该输入时钟利用一振荡器所产生的。
全文摘要
本发明提供一种程序化分频装置，包括一n位加法器以及一n位D型触发器，用以将一输入时钟转换为一目标时钟，且该输入时钟的频率为目标时钟频率的文档编号G06F1/32GK1521593SQ0310343
公开日2004年8月18日 申请日期2003年1月30日 优先权日2003年1月30日
发明者王荣志, 胡肇佑 申请人:义隆电子股份有限公司