专利名称：具有上位和下位总线、控制网络中数据访问的微机系统的制作方法
技术领域：
本发明涉及用于以太网(R)等网络的微机系统，特别涉及把连接主装置与客户装置的串行总线分割成上位串行总线及下位串行总线、进行网络中数据访问控制的微机系统。
背景技术：
近年来，开发有多种根据来自主装置的请求从客户装置读出数据进行输出的系统，作为其中一例可举出采用了用于以太网(R)的MDIO(Medium Dependent Input/Output)接口的系统。
图1是表示对应现有以太网(R)的网络系统一例的框图。该网络系统包括主装置的MAC(Media Access Control)101，通过串行总线连接于MAC101的PMA(Physical Media Attachment)107。在此，由于这些装置作为构成以太网(R)的物理层收发机等的装置已被广泛了解，因此不作详细说明。
图2是用于说明在MAC101与PMA105、PCS106或XGXS107之间的数据转送的附图。MAC101通过串行总线104与配置有MDIO接口的PMA105、PCS106及XGXS107(以下总括这些也称为客户装置。)连接。该装置组有相同端口地址，客户装置各自有不同装置地址。
MAC101通过发送端口地址202及装置地址203来选择内置于PMA105、PCS106及XGXS107的寄存器，可访问希望的寄存器。
当MAC101从客户装置读出数据的场合，MAC101对客户装置发送表示数据读出的指令码201、端口地址202及装置地址203。客户装置参照端口地址判定是否是针对本身客户装置的访问。并且，如果是针对本身客户装置的访问则参照装置地址203从对应其装置地址203的客户装置寄存器读出数据205，向MAC101发送。MAC101发送装置地址203后，在经过周转时间204前有必要获取数据205。该周转时间204通常规定为2循环。例如，若使用2MHz时钟则系统必须在1μs以内把数据205返还给MAC101。
而且，当MAC101向客户装置的寄存器写入数据的场合，MAC101依次发送表示数据写入的指令码201、端口地址202、装置地址203及数据205，对应端口地址202的客户装置向对应装置地址203的寄存器写入数据205。
如上所述，MAC101发送装置地址203后，在周转时间204内客户装置必须把数据205返还给MAC101。这样就有一个问题点，即由于系统内的微机当接受装置地址203后，从寄存器把数据读出并向MAC101发送已经来不及，因此必须由特殊的硬件来将之实现。
而且，还有一个问题点是由于作为现有以太网(R)中装置地址203只能分配0～3之一的值，因此在上述的PMA105、PCS106及XGXS107以外只能1个装置连接到串行总线104而缺乏扩展性。
进一步而言，为实现10千兆位·以太网(R)而必须采用使用了半导体激光等的光通信。对于该光通信的控制还有这样一个问题点，即控制A/D(Analog/digital)转换器、D/A(Digital/Analog)转换器等外围装置的微机是必须的，但由于如上所述用微机不能控制PMA105、PCS106及XGXS107，因此在包含有微机的1个装置中容纳这些装置是困难的。
发明内容
本发明的目的是提供一种微机可进行客户装置控制的微机系统。
本发明的其它目的是提供一种可在串行总线连接任意数装置的微机系统。
本发明的再一目的是提供一种可在1芯片中容纳微机和多个客户装置的微机系统。
依据本发明的一方面，微机系统是在根据来自主装置的请求在规定时间内发送请求所对应的数据的网络中使用，包括通过上位总线在与主装置之间进行数据收发的第1接口；通过与上位总线物理上不同的下位总线在与客户装置之间进行数据收发的第2接口；控制第1接口及第2接口，进而控制在主装置与客户装置之间的数据转送的处理器。
处理器由于控制第1接口及第2接口进而控制在主装置与客户装置之间的数据转送，因此处理器可控制连接在下位总线的客户装置。
图1是表示对应现有以太网(R)的网络系统一例的框图。
图2是用于说明在MAC101与PMA105、PCS106或XGXS107之间的数据转送的附图。
图3是表示本发明实施例1中含有微机系统的网络系统概略结构的框图。
图4是表示本发明实施例1中微机系统3概略结构的框图。
图5是用于说明MDIO接口32动作的附图。
图6是表示含有本发明实施例2中微机系统的网络系统概略结构的框图。
实施方式(实施例1)图3是表示本发明实施例1中含有微机系统的网络系统概略结构的框图。该网络系统包括MAC1；通过MDIO等的上位串行总线2与MAC1连接的微机系统3；通过下位串行总线4与微机系统3连接的PMA5、PCS6及XGXS7。
微机系统3通过上位串行总线2从MAC1接收表示数据读出的指令码201、端口地址202及装置地址203后，从后述的高速缓冲存储器(主存储媒体)高速读出对应装置地址203的PMA5、PCS6或XGXS7(以下总括这些称为客户装置。)的寄存器内容，并向MAC1发送其内容。
图4是表示本发明实施例1中微机系统3概略结构的框图。该微机系统3包括进行微机系统3全体控制的CPU(Central ProcessingUnit)30；被用于执行程序的存储和工作区等的RAM(Random AccessMemory)31；连接于上位串行总线2的MDIO接口32；多个A/D转换器33；多个D/A转换器34；瞬时存储器35；计时器36；监视计时器37；I2C(International Institute for Communication s)接口38；SIO(Serial Input/Output)接口39；连接于下位串行总线4的MDIO接口40。并且，微机系统3中包含的这些装置通过内部总线41连接，进行数据和控制信号等的输入输出。
当MDIO接口32通过上位串行总线2从MAC1接收到表示数据读出的指令码201及端口地址202时，CPU30通过MDIO接口40从PMA5、PCS6及XGXS7内的寄存器读出数据，并存储到MDIO接口32内部设置的高速缓冲存储器(主存储媒体)。而且，当MDIO接口32通过上位串行总线2从MAC1接收到装置地址203时，从高速缓冲存储器读出对应其装置地址的数据，并通过MDIO接口32向MAC1发送。
图5是用于说明MDIO接口32动作的附图。MDIO接口(串行外部接口)32包括把从设置于微机系统3外部的客户装置的寄存器(辅助存储媒体)50读出的数据临时存储的访问速度高的高速缓冲存储器(主存储媒体)51。
当从MAC1内的MDIO接口52接收到表示数据读出的指令码201后，MDIO接口32接收接着的端口地址202进行解码。然后，如图5的①所示向CPU30输出其解码结果。若从MDIO接口32接受的解码结果相当于客户装置的寄存器50，则如图5的②所示CPU30从客户装置的寄存器50读出对应端口地址202的全装置地址的数据并写入高速缓冲存储器51。
MDIO接口32接着接受装置地址203后，解码装置地址203并向高速缓冲存储器51输出其解码结果，如图5的③所示，使对应装置地址203的数据输出到高速缓冲存储器51。MDIO接口32把从高速缓冲存储器51接受的数据转换成串行数据，通过上位串行总线2向MAC1内的MDIO接口52发送。
而且，MDIO接口32从MAC1内的MDIO接口52接受表示数据写入的指令码201后，接收接着的端口地址202及装置地址203进行解码，并向CPU30输出其解码结果。若从MDIO接口32接受的解码结果相当于客户装置的寄存器50，则CPU30从MDIO接口32接受数据205，并把数据205写入对应装置地址203的客户装置的寄存器50。
这样，当MAC1把指令码201等发送到客户装置使其进行处理的场合，微机系统3取代MAC1使客户装置进行处理，CPU1拟进行从MAC1向客户装置的访问。
再回到图4的说明。若从MDIO接口32接受的端口地址相当于客户装置的寄存器，则CPU30通过MDIO40从客户装置的寄存器读出数据并把数据写入MDIO32内的高速缓冲存储器51。
MDIO接口40与MDIO接口32比较，不同点是删除了高速缓存客户装置内寄存器数据的功能，只具有通过下位串行总线4在与客户装置之间使用MDIO收发数据的功能。如上所述，由于MDIO接口32具有高速缓存客户装置内寄存器数据的功能，因此MDIO接口40拘束于周转时间204。所以，CPU30可从连接于下位串行总线4的客户装置和其它装置低速进行数据的收发。
而且，如上所述，由于作为以太网(R)中装置地址203只能分配0～3之一的值，因此MDIO接口32拘束于此规定，但MDIO接口40不拘束于此规定。就是说CPU30可把任意的装置地址附给连接于下位串行总线4的客户装置和其它装置，并可通过MDIO接口40使用任意的装置地址访问客户装置和其它装置。
因此，可以把装置地址0～3以外的装置地址附给客户装置和其它装置，把任意数的装置连接到下位串行总线4。并且，该装置地址被预先存储到瞬时存储器35，CPU30参照在瞬时存储器35存储的装置地址来访问连接于下位串行总线4的客户装置和其它装置。
CPU30把在瞬时存储器35等非易失性存储器存储的程序转送给RAM31，并通过执行转送到RAM31的程序来实施微机系统3的全体控制。CPU30在计时器36及监视计时器37设定时间，并受理从计时器36及监视计时器37输出的分配请求，通过进行规定的动作来实施微机系统3的全体控制。
而且，在微机系统3为控制半导体激光而配置有多个A/D转换器33及多个D/A转换器34，CPU30控制这些A/D转换器33及D/A转换器34，实现用于10千兆·以太网(R)的光通信。另外，微机系统3为具有扩展性而配有I2C接口38及SIO接口39，但此与本发明无直接关系因此不作详细说明。
如以上说明，依据本实施例中的微机系统3，具备连接于上位串行总线2的MDIO接口32和连接于下位串行总线4的MDIO接口40，CPU30从MAC1接受向客户装置的指令，使客户装置执行指令，因此，可以把常规曾通过MDIO串行总线连接在MAC1的客户装置原样连接到下位串行总线4。
而且，当有了从MAC1读出客户装置内的寄存器50内容的请求的场合，便把MDIO接口32内的高速缓冲存储器51所存储的数据发送给MAC1，由此客户装置便不会拘束于周转时间204而CPU30直接控制客户装置成为可能。
而且，CPU30可把任意的装置地址附给连接在下位串行总线4的客户装置和其它装置，可把任意数的装置连接到MDIO串行总线，因此可追加在现有以太网(R)未规定的新功能。
而且，CPU30进行微机系统3的全体控制，因此可在同一芯片内内置A/D转换器33、D/A转换器34等外围装置。
(实施例2)图6是表示含有本发明实施例2中微机系统的网络系统概略结构的框图。该网络系统包括MAC1；通过MDIO等的上位串行总线2与MAC1连接的微机系统8；通过下位串行总线4与微机系统8连接的外围装置9。
本实施例中的微机系统8与图3所示的实施例1中的微机系统比较，不同点是曾连接在下位串行总线4的PMA5、PCS6及XGXS7内置到了微机系统8。因此不再进行重复的结构及功能的详细说明。
PMA5、PCS6及XGXS7连接于微机系统8的内部总线41。由此，不需要使这些客户装置具有MDIO接口，CPU30可直接访问这些客户装置内的寄存器。
而且，在下位串行总线4连接有外围装置9，CPU30可通过MDIO接口40访问外围装置9。这样，在下位串行总线4可连接任意数的外围装置9。
如以上说明，依据本实施例中的微机系统8，由于把PMA5、PCS6及XGXS7内置到微机系统8，所以在实施例1中说明的效果以外，还可1芯片内收纳微机30、客户装置、A/D转换器33、D/A转换器34等，可构筑高功能的装置。
权利要求
1.一种微机系统，是在根据来自主装置的请求在规定时间内发送所述请求对应的数据的网络中使用，其包括第1接口，其通过上位总线在与所述主装置之间收发数据；第2接口，其通过与所述上位总线物理上不同的下位总线在与客户装置之间收发数据；处理器，其控制所述第1接口及所述第2接口，进而控制所述主装置与所述客户装置之间的数据转送。
2.权利要求1记载的微机系统，其中所述第1接口及所述第2接口是Medium Dependent Input/Output接口。
3.权利要求1记载的微机系统，其中所述第1接口包含高速缓冲存储器，所述处理器，当所述第1接口从所述主装置接收到指令码及端口地址时，读出连接于所述下位总线的客户装置的寄存器内容并存储到所述高速缓冲存储器，所述第1接口，当从所述主装置接收到装置地址时，从所述高速缓冲存储器读出对应该装置地址的数据并向所述主装置发送。
4.权利要求1记载的微机系统，其中所述处理器，当所述第1接口从所述主装置接收到指令码时，通过所述第2接口指示所述客户装置执行所述指令码。
5.权利要求1记载的微机系统，其中所述处理器，附给连接于所述下位总线的装置任意的装置地址，利用该装置地址在与连接于所述下位总线的装置之间收发数据。
6.权利要求1记载的微机系统，其中所述客户装置内置于所述微机系统。
全文摘要
MDIO接口(32)通过上位串行总线(2)在与主装置之间收发数据。而且，MDIO接口(40)通过下位串行总线(4)在与客户装置之间收发数据。CPU(30)控制MDIO接口(32)及MDIO接口(40)，进而控制主装置与客户装置之间的数据转送，因此，CPU(30)可以控制连接在下位串行总线(4)的客户装置。
文档编号G06F13/36GK1452355SQ03106629
公开日2003年10月29日 申请日期2003年2月27日 优先权日2002年4月18日
发明者森胁升平, 畔川善郁, 千叶修 申请人:三菱电机株式会社