专利名称：外部连接设备、主设备及数据通信系统的制作方法
技术领域：
本发明涉及与计算机等信息处理装置连接的IC存储器装置等的外部连接设备及该外部连接设备所连接的主设备，尤其涉及采用了这些外部连接设备及主设备的数据通信系统。
本申请以在日本国于2002年2月21日申请的日本专利申请号2002-045252为基础主张优先权，该申请通过被参照来由本申请引用。
背景技术：
以往，作为信息便携终端、桌面型计算机、笔记本型计算机、便携电话机、音频装置、家电装置等主设备的外部存储媒体，采用可对这些设备装、卸的内置了半导体存储器的卡型移动式小型IC存储器装置。
这种存储器装置一般内置闪存存储器等非易失性半导体存储器(IC存储器)，在这种半导体存储器中寄存静止图像数据、运动图像数据、语音数据、音乐数据等各种数字数据。这种IC存储器装置作为比如信息便携终端、桌面型计算机、笔记本型计算机、便携电话机、音频装置、家电装置等主设备的外部存储媒体来起作用。
在这种IC存储器装置中，通过规定的接口，从主设备侧来控制动作。一般来说，从主设备侧对IC存储器装置转送处理指令，进行动作控制。
用于IC存储器装置的闪存存储器的访问速度较低。因而为缩短主设备与IC存储器装置之间的数据转送工序，规定从IC存储器装置侧来通知处理结束等的中断请求是有效的。
发明内容
本发明的目的在于提供一种可消除以往的IC存储器装置中存在的问题点的外部连接设备及该外部连接设备所连接的主设备，尤其是采用了这些外部连接设备及主设备的数据通信系统。
本发明的另一目的是提供一种可从外部连接设备对主设备有效地供给中断信号，缩短主设备与外部连接设备的数据转送处理时间的外部连接设备及主设备，尤其是一种采用了这些外部连接设备及主设备的数据通信系统。
为达到上述目的而提出的本发明所涉及的外部连接设备是一种与主设备连接的外部连接设备，具备数据通信单元，其在与主设备之间通过数据总线来进行传送数据的双向通信；总线状态信号接收单元，其从上述主设备接收表示数据总线的状态的总线状态信号；控制器，其根据传送数据中包含的动作控制指令来进行本设备的动作控制，数据通信单元在总线状态信号的状态成为受理从本设备向主设备的中断的状态时，将表示基于从主设备向控制器提供的动作控制指令所发生的中断要素内容的信息通过数据总线向上述主设备发送。
本发明涉及的外部连接设备中，在总线状态信号的状态成为受理从本设备向主设备的中断的状态时，将表示基于从主设备向控制器提供的动作控制指令所发生的中断要素内容的信息作为中断信号，通过数据总线向主设备发送。
本发明所涉及的主设备是一种外部连接设备所连接的主设备，具备数据通信单元，其在与外部连接设备之间通过数据总线来进行传送数据的双向通信；总线状态信号发送单元，其将表示数据总线的状态的总线状态信号向外部连接设备发送；控制器，其将进行外部连接设备的动作控制的控制指令包含到传送数据来发行，数据通信单元在总线状态信号的状态成为受理从外部连接设备向本设备的中断的状态时，通过数据总线从外部连接设备接收表示基于从本设备向上述外部连接设备提供的动作控制指令所发生的中断要素内容的信息。
本发明涉及的主设备中，在总线状态信号的状态成为受理从外部连接设备向本设备的中断的状态时，将表示基于从本设备向外部连接设备提供的动作控制指令所发生的中断要素内容的信息作为中断信号，通过数据总线从外部连接设备予以接收。
本发明的其它目的及由本发明而获得的具体长处根据以下参照附图所阐明的实施方式说明可进一步明晓。
图1是表示应用了本发明的存储卡及采用该存储卡的主设备的斜视图。
图2是从表面侧来观看存储卡的斜视图。
图3是从背面侧来观看存储卡的斜视图。
图4是表示存储卡的内部块结构的方框图。
图5是用于进行存储卡与主设备之间的数据传送的接口功能的结构图。
图6是用于对在存储卡与主设备之间转送的信号进行说明的附图。
图7是用于说明各状态下的通信内容的附图。
图8是写入分组转送时的并行数据、总线状态及时钟的定时图。
图9是读出分组转送时的并行数据、总线状态及时钟的定时图。
图10是写入分组及读出分组转送时的占线信号及就绪信号的定时图。
图11是表示构成状态寄存器组的内部寄存器的附图。
图12是表示INT寄存器内的位内容的附图。
图13是表示对应于INT寄存器内的各位值的存储卡的动作状态的附图。
图14是表示构成参数寄存器组的内部寄存器的附图。
图15是表示SET_CMD_TPC时的转送数据的附图。
图16是表示EX_SET_CMD_TPC时的转送数据的附图。
图17是表示控制指令一例的附图。
实施方式以下，举出将本发明应用到了可移动的小型IC存储器装置及将该小型IC存储器装置作为外部存储媒体使用的数据处理装置的示例来进行说明。
此外在以下说明中，将小型IC存储器装置称为存储卡，将连接了该存储卡的数据处理装置称为主设备。
首先，参照图1，对应用了本发明的主设备及与该主设备连接的存储卡的概略作以说明。
本发明涉及的存储卡1在内部具有非易失性半导体存储器(IC存储器)，可寄存静止图像数据、运动图像数据、语音数据、音乐数据等各种数字数据。这种存储卡1作为比如信息便携终端、桌面型计算机、笔记本型计算机、便携电话机、音频装置、家电装置等主设备2的外部存储媒体来起作用。
存储卡1如图1所示，在插入了设置于主设备2的插脱口3的状态下使用。用户可自由地进行针对存储卡1的插脱口3的插入及拔出。因此，也可以将插入了某主设备的存储卡1拔出，插入其它主设备。即，本存储卡1可用于不同的主设备之间的数据交换。
存储卡1及主设备2通过采用了转送4位并行数据、时钟信号及总线状态信号这6个信号的6线式半双工并行协议的并行接口来进行数据的转送。
本发明涉及的存储卡1如图2所示，形成一种大致为长方形的薄片状，将长度方向的长度L1设为50mm，将宽度W1设为21.45mm，将厚度D1设为2.8mm来形成。将存储卡1的一个面作为表面1a，将另一个面作为背面1b。在存储卡1长度方向的一端侧背面1b侧，如图3所示，设有10个平面电极，即连接端子组4。构成连接端子组4的各电极在存储卡1的宽度方向上并联设置。在电极与电极各之间，设有从背面1b垂直竖立的隔片5。各隔片5用于防止连接于各电极的连接端子与其它电极接触。在存储卡1背面1b的一端部侧的中央部，如图3所示，设有用于防止误删除的滑动开关6。
装有上述存储卡1的主设备2中，设有用于插脱存储卡1的插脱口3。插脱口3如图1所示，在主设备2的前面侧作为对应于存储卡1的宽度W1及厚度D1的开口而形成。通过插脱口3插入主设备2的存储卡1通过主设备2侧的连接端子被连接到构成连接端子组4的各电极，可实现对主设备2的保持，以防止脱落。此外主设备2侧的连接端子与构成设置于被装入的存储卡1的连接端子组4的电极对应，具有10个接点。
本发明涉及的存储卡1将设有连接端子组4的一端侧作为插入端，以图2中箭头X1方向作为插入方向，通过插脱口3来装入主设备2。被装入主设备2的存储卡1在构成连接端子组4的各电极与主设备2侧的连接端子的各接点被连接后，便成为可收发信号的状态。
接下来，参照图4，对本发明涉及的存储卡1的内部结构作以说明。
本发明涉及的存储卡1如图4所示，具备并行接口电路(I/F)12、寄存器电路13、数据缓冲器电路14、ECC电路15、寄存器I/F控制器16、非易失性半导体存储器17、振荡控制电路18。
并行I/F电路12是采用6线式半双工并行方式数据转送协议，在与主设备2之间进行数据转送的电路。
寄存器电路13是存储比如从主设备转送的针对存储器I/F控制器16的动作控制指令(以下将该动作控制指令称为控制指令)、存储卡1内的内部状态、执行控制指令时所必需的多个参数、非易失性半导体存储器17内的文件管理信息等的电路。该寄存器电路13被从主设备2及存储器I/F控制器16这二者来访问。此外，主设备2利用在本存储卡的数据转送协议上规定的转送协议指令(以下称TPC(TransferProtocol Command)。)，对寄存器电路13进行访问。即，主设备2在对寄存器电路13中寄存的控制指令及各种参数进行写入及读出的场合下，采用TPC来进行。
数据缓冲器电路14是对写入非易失性半导体存储器17的数据及从非易失性半导体存储器17读出的数据进行暂时保存的存储器电路。即，在从主设备2向非易失性半导体存储器17写入数据的场合下，写入对象数据根据数据转送协议被从主设备2向数据缓冲器电路14转送，然后，存储器I/F控制器16将数据缓冲器电路14中寄存的写入对象数据写入非易失性半导体存储器17。在从非易失性半导体存储器17向主设备2读出数据的场合下，存储器I/F控制器16从非易失性半导体存储器17将读出对象数据读出，暂时寄存到数据缓冲器电路14，然后，该读出对象数据根据数据转送协议被从数据缓冲器电路14转送到主设备2。
此外，数据缓冲器电路14具有规定的数据写入单位(比如，与闪存存储器的页面尺寸相同的512字节)的数据容量。此外主设备2利用TPC，对数据缓冲器电路14进行访问。即，主设备2在对数据缓冲器电路14中寄存的数据进行写入及读出的场合下，采用TPC来进行。
ECC电路15对写入非易失性半导体存储器17的数据附加错误修正码(ECC)。此外，ECC电路15基于附加于从非易失性半导体存储器17读出的数据的错误修正码，来进行针对该读出的数据的错误修正处理。比如，错误修正码中，对512字节数据单位附加3个字节。
存储器I/F控制器16根据寄存器电路13内寄存的控制指令，进行数据缓冲器电路14与非易失性半导体存储器17之间的数据交换的控制、非易失性半导体存储器17的数据安全管理的控制、存储卡1的其它功能的控制以及寄存器电路13内寄存的数据的更新处理等。
非易失性半导体存储器17是一种比如NAND型闪存存储器等非易失性半导体存储器。非易失性半导体存储器17的容量比如为16M字节、32M字节、64M字节、128M字节。非易失性半导体存储器17的删除块单位是比如16K字节。读写单位称为页，与数据缓冲器电路14相同，均为512字节。振荡控制电路18发生本存储卡1内的动作时钟。
存储卡1的连接端子中设有VSS端子、VCC端子、DATA0端子、DATA1端子、DATA2端子、DATA3端子、BS端子、CLK端子、INS端子。此外，由于设置2个VSS端子，因而在存储卡1中共计设置10个连接端子。主设备2侧也设置同样的连接端子。
VSS端子与VSS(基准0伏电压)连接。该VSS端子连接主设备侧的地线及存储卡侧的地线，使主设备与存储卡的0伏基准电位一致。VCC端子的电源电压(VCC)从主设备供给。
通过DATA0端子，在存储卡1与主设备2之间转送的4位并行数据中最低位的数据信号(DATA0)被输入输出。通过DATA1端子，在存储卡1与主设备2之间转送的4位并行数据中从低位开始的第2位数据信号(DATA1)被输入输出。通过DATA2端子，在存储卡1与主设备2之间转送的4位并行数据中从低位开始的第3位数据信号(DATA2)被输入输出。通过DATA3端子，在存储卡1与主设备2之间转送的4位并行数据中从低位开始的第4位数据信号(DATA3)被输入输出。
通过BS端子，总线状态信号被从主设备向存储卡输入。通过CLK端子，时钟信号被从主机2输入。INS端子在用于主设备2判断存储卡是否插入插孔的插入/拔出检测中被用到。存储卡1的INS端子接地，主设备2的INS端子通过电阻被上拉。
接下来，参照图5，对用于进行存储卡1与主设备2之间的数据传送的接口的功能结构作以说明。
主设备2的接口功能如图5所示，由文件管理器31、TPC接口32、并行接口33构成。此外存储卡1的接口功能由并行接口33、寄存器35、数据缓冲器36、存储器控制器37、存储器38构成。
文件管理器31在主设备的操作系统上，进行存储卡1内寄存的文件及主设备其它媒体中寄存的文件的管理。文件管理器31是由主设备2内的控制器等来实现的功能。
TPC接口32成为文件管理器31的下位层。TPC接口32由规定了本接口特有的指令(TPCTransfer Protocol Command)的数据转送协议，来进行对存储卡1内的寄存器35及数据缓冲器36的访问。该TPC接口32是由主设备2内的控制器等来实现的功能。
并行接口33、34成为TPC接口32的下位层，是本接口系统的物理层。并行接口33、34根据转送4位并行数据、时钟、总线状态信号这6个信号的数据转送协议，即6线式半双工并行协议来进行数据转送。并行接口33、34是由并行接口电路12来实现的功能。
寄存器35寄存从主机转送的控制指令、存储卡的内部状态、存储器38中访问的数据的地址、执行控制指令时所必需的多个参数、存储器内的文件管理信息等。寄存器35是在存储卡1的寄存器电路13上实现的功能。
数据缓冲器36是一个对向存储器38写入的数据及从存储器38读出的数据进行暂时保存的缓冲区。数据缓冲器36是在存储卡1的数据缓冲器电路14上实现的功能。
存储器控制器37根据寄存器35中寄存的指令及各种信息，来进行数据缓冲器36与存储器38之间的数据读出、写入、删除以及寄存器35内各种信息的更新等控制。存储器控制器37是由主设备2上的存储器I/F控制器16来实现的功能。
存储器38是数据的存储器区，通过存储器控制器37，被假设成一个单独的模型。存储器38是由存储卡1上的非易失性半导体存储器17实现的功能。
在上述构成的主设备及存储卡中，可将由文件管理器31管理的其它媒体中寄存的数据通过上述并行接口33、34来转送到存储器38。此外可将存储器38中寄存的数据通过上述并行接口33、34来转送到由文件管理器管理的其它媒体。
接下来，对本发明涉及的存储卡1与主设备2之间的数据转送协议作以说明。
作为存储卡1及主设备2的数据转送协议的特征，有以下几种定义4个总线状态，识别传送数据的转送方向及属性；利用TPC，从主设备2对存储卡1的寄存器电路13及数据缓冲器电路14进行访问；主设备2利用控制指令来进行存储卡1的动作控制；利用CRC(CyclicRedundancy Check codes)来进行存储卡1与主设备2之间转送数据的错误检测；规定从存储卡1向主设备2的中断信号(INT信号)等。
存储卡1与主设备2如图6所示，由总线状态信号(BS)、4个并行数据信号、时钟信号(SCLK)这6个信号来连接。
并行数据信号是在存储卡1与主设备2之间转送的数据信号。并行数据信号传送4位宽的并行数据(DATA[3:0])，其并行数据(DATA[3:0])的转送方向及属性根据由总线状态信号规定的状态来变化。
总线状态信号是一种规定并行数据信号的状态及各状态中并行数据信号的转送开始定时的信号。该总线状态信号被从主设备2向存储卡1转送。其状态被区分为不进行分组通信的1个状态(BS0)和处于分组通信中的3个状态(BS1～BS3)的合计4个状态。总线状态信号按High与Low的切换定时，从BS0至BS3依次来切换状态。
时钟信号是并行数据信号及总线状态信号的时钟。时钟信号被从主设备向存储卡转送。时钟信号在分组通信中的3个状态(BS1～BS3)时必须输出。
各状态下的通信内容如图7所示。
BS0是一种可在并行数据信号线中转送从存储卡1向主设备2的中断信号(INT信号)的状态。INT信号对时钟非同步来转送。在BS0中不进行分组通信。表示BS0的总线状态信号的信号电平以Low来表示。此外该INT信号中反映出存储卡1的动作状态，其内容后述。
BS1是一种在并行数据信号线中转送TPC的状态。表示BS1的总线状态的信号电平以High表示。TPC从主设备2向存储卡1转送。TPC是一种用于主设备2访问存储卡1的寄存器电路13及数据缓冲器电路14的指令。TPC中具有进行针对数据缓冲器电路14的数据的写入处理或读出处理的指令、进行针对寄存器电路13的数据的写入处理或读出处理的指令、进行将提供到存储器I/F控制器16的控制指令写入寄存器电路13的处理的指令等。对TPC及控制指令的具体内容后述。
BS2及BS3中，从主设备2向存储卡1转送数据的写入分组及从存储卡1向主设备2转送数据的读出分组中，并行数据信号上转送的并行数据(DATA[3:0])的转送方向及属性各异。该分组的种类是写入分组还是读出分组由通过BS1转送的TPC的内容来决定。
图8表示写入分组的定时图，以下对写入分组时的BS2、BS3的内容作以说明。
在写入分组时的BS2，并行数据信号上的转送数据成为对寄存器电路13及数据缓冲器电路14的写入对象数据及该写入对象数据的CRC。在BS2，并行数据信号上的转送数据被从主设备2向存储卡1转送。
在写入分组时的BS3，并行数据信号上的转送数据成为从存储卡1发生的占线(BSY)信号及就绪(RDY)信号。在写入分组时的BS3，并行数据信号上的占线信号及就绪信号被从存储卡1向主设备2转送。在写入分组时的BS3，进行针对在BS1及BS2从主设备2向存储卡1转送的TPC及转送数据的处理。存储卡1在正进行针对该TPC及转送数据的处理中(即，处理尚未结束的场合)，对主设备2发送占线信号。这样，存储卡1在该处理结束后，对主设备2发送就绪信号。占线信号及就绪信号只被转送到4个并行数据信号中最低位(DATA0)的信号线。占线信号是使最低位(DATA0)的信号线达到high电平状态的信号。就绪信号是使最低位(DATA0)的信号线处于按每个时钟来交互重复high电平与low电平的状态的信号。这样，通过传送占线信号及就绪信号，可确立不转送数据的写入分组时BS3定时下的存储卡1与主设备2的信号交换。
图9表示读出分组的定时图，以下对读出分组时的BS2、BS3的内容作以说明。
在读出分组时的BS2，并行数据信号上的转送数据成为从存储卡1发生的占线信号及就绪信号。在读出分组时的BS，根据在BS1从主设备2向存储卡1转送的TPC，存储卡1进行数据的转送准备。存储卡1在针对TPC的数据的转送准备中(即，转送准备尚未结束的场合)，对主设备2发送占线信号。这样，存储卡1在该转送准备结束后，对主设备2发送就绪信号。这样，通过传送占线信号及就绪信号，可确立不转送数据的读出分组的BS2中存储卡1与主设备2的信号交换。
在读出分组时的BS3，并行数据信号上的转送数据成为来自寄存器电路13及数据缓冲器电路14的读出对象数据及该读出对象数据的CRC。在BS3，并行数据信号上的转送数据被从存储卡1向主设备2转送。
图10表示在BS2、BS3发生的占线信号及就绪信号的详细定时图。如该图10所示，占线信号及就绪信号只被转送到4个并行数据信号中最低位(DATA0)的信号线。其它位(DATA1～3)成为low电平。主设备2只接收被传送到了DATA0的信号，忽略其它位的信号。最低位(DATA0)对应于采用了传统的3线式半双工协议的存储卡的串行数据的传送线。因此，本存储卡1具有与传统存储卡的互换性。
接下来，对总线状态为BS0时从存储卡1向主设备2转送的INT信号作以说明。
存储卡1中，闪存存储器被作为非易失性半导体存储器17来使用。针对闪存存储器的访问时间与存储卡1同主设备2之间的数据转送时间相比很长。因而为缩短主设备2侧的数据处理工序，在数据转送协议上，规定从存储卡1侧来通知处理结束等的中断请求是有效的。即，通过规定来自存储卡1的中断请求，可在针对闪存存储器的访问中，使主设备2侧的CPU处理向其它处理开放。
在BS0，当存储卡1中发生了某种中断请求后，存储卡1向主设备2转送中断信号(INT信号)。INT信号与时钟信号非同步地从存储卡1输出。在BS0时，当并行数据(DATA[3:0])的信号线的任意一个位达到high电平时，便意味着从存储卡1侧发生了中断请求。此外，并行数据(DATA[3:0])的任意一个位均成为low电平时，便意味着存储卡1正处于处理的执行中，没有中断请求。
这里，从存储卡1发生的中断要素中存在有若干个。比如，用于将针对被提供到了存储卡1的控制指令的动作控制已结束的事实传达到主设备2的中断、用于将在相对被提供到了存储卡1的控制指令来进行了动作控制时发生了错误的事实传达到主设备2的中断、对主设备2请求访问的中断、用于将从存储卡1提供的控制指令不可执行的事实传达到主设备2的中断等。
在存储卡1中，将上述各中断的各要素分配到并行数据(DATA[3:0])的各个位，根据所发生的中断要素来使达到high电平的线变化。即，根据由存储卡1发生的中断内容，在BS0时达到high电平的数位位置各异的INT信号从存储卡1来发生。
主设备2在BS0时，通过监视并行数据(DATA[3:0])的各个位的电平，检测出从存储卡1有了中断请求，同时检测出哪个数位位置的电平达到了high，同时还检测出存储卡1的中断要素。
与此相对，在传统的存储卡系统中，只从存储卡侧向主机侧通知是否有中断请求。因此，即使从存储卡有了中断请求，主机侧也不能与该请求同时确认中断要素，必须确立分组通信，向存储卡侧读出中断要素。与此相对，在本发明的实施方式下的存储卡1及主设备2中，数据线为4位，利用这一点可对各个位来分配中断的各要素，因而主设备2可与中断请求同时来确认该要素。
因此在本发明中，在发生了来自存储卡1的中断请求的场合下，主设备2可无需进行用于确认该请求内容的分组通信。即，可缩短存储卡1与主设备2之间的数据转送工序的执行时间。
此外在本例中，存储卡1的INT信号成为反映了基于控制指令的动作状态的INT寄存器中寄存的各个位值。INT寄存器被设置于寄存器电路13内的状态寄存器组内。存储卡1的并行接口电路12在总线状态信号表示BS0时，参照该INT寄存器的各个位值，如果该位值成为有效(1)，则将与该位对应的数据线驱至high电平，如果该位值成为无效(0)，则将与该位值对应的数据线驱至low电平。对于该INT寄存器的具体内容以及INT寄存器的各值与并行数据(DATA[3:0])的关系，通过以下寄存器电路项目进行说明。
接下来，对寄存器电路13作以说明。
寄存器电路13由多个内部寄存器构成。寄存器电路13内的内部寄存器根据其用途，按以下1～5来分类。
1.寄存存储卡1的状态等的状态寄存器组2.寄存用于指令的执行等的参数的参数寄存器组3.按闪存存储器的每个页面设置，可寄存各页面的管理数据等的附加数据寄存器组4.寄存用于特定针对上述1、2、3各寄存器的访问位置的地址的寄存器地址寄存器5.寄存从主设备2提供的控制指令的指令寄存器状态寄存器组中，如图11所示，具有INT寄存器、状态寄存器、类型寄存器、类别寄存器、分类寄存器这4种内部寄存器。状态寄存器组内的各内部寄存器中，其寄存的值由存储器I/F控制器16来更新。状态寄存器组内的各内部寄存器可从主设备2通过READ_REG_TPC(READ_REG_TPC是TPC中的一个指令，其详情后述)来访问，主设备2的输出为只读式。此外状态寄存器组内的各内部寄存器可寄存8位的位值，分别设定地址。
·INT寄存器INT寄存器是设定了存储卡1的动作状态的寄存器。该INT寄存器内的值根据针对从主设备2提供到存储卡1的控制指令的动作结果，由存储器I/F控制器16来更新。INT寄存器如图12所示，是一种8位寄存器。INT寄存器中，动作状态被设定到8位中的最低位(D0)及高3位(D5～D7)。此外其余的位留作备用。
INT寄存器的位D7是CED(Command End)位。CED位是表示由EX_SET_CMD_TPC或SET_CMD_TPC(是TPC中的一个指令。详情后述)设置的控制指令的执行已结束的位。此外这里的所谓执行结束表示执行结束，与其执行是正常结束还是错误结束无关。CED位在基于EX_SET_CMD_TPC或SET_CMD_TPC的控制指令设置时及初始状态时，其位值由存储器I/F控制器16而成为无效(0)，在基于EX_SET_CMD_TPC或SET_CMD_TPC的控制指令的执行结束时，其位值由存储器I/F控制器16而成为有效(1)。
INT寄存器的位D6是ERR(Error)位。ERR位是表示作为执行由EX_SET_CMD_TPC或SET_CMD_TPC设定的寄存器访问指令(控制指令)及安全指令(控制指令)的结果，其执行中发生了错误的位。ERR位在发生了错误时，其位值由存储器I/F控制器16而成为有效(1)，由新的EX_SET_CMD_TPC或SET_CMD_TPC，其控制指令被设置或解除了错误状态后，其位值由存储器I/F控制器16而成为无效(0)。
INT寄存器的位D5是BREQ/PRG(Buffer Request/Progress)位。BREQ/PRG位是表示执行了作为执行由EX_SET_CMD_TPC或SET_CMD_TPC设定的寄存器访问指令(控制指令)及安全指令(控制指令)的结果，由该执行而发生的针对主设备2的对数据缓冲器电路14的访问请求及非易失性半导体存储器17的内部删除处理和格式化处理的场合下其进行状况的位。比如，是一种表示具有存在针对非易失性半导体存储器17的写入指令的场合下针对数据缓冲器电路14的数据写入请求、存在来自非易失性半导体存储器17的数据读出指令的场合下来自数据缓冲器电路14的数据读出请求、安全数据的接收请求等的位。BREQ/PRG位在发生了各请求时，其位值由存储器I/F控制器16而成为有效(1)，在由主设备2而发生了基于针对该请求的TPC的访问的场合下，其位值由存储器I/F控制器16而成为无效(0)。此外BREQ/PRG位根据格式化及删除的进行状况，其位值由存储器I/F控制器16来更新。
INT寄存器的位D0是CMDNK(Command Nack)位。CMDNK位是表示不能执行由EX_SET_CMD_TPC或SET_CMD_TPC设定的指令的位。在不能执行由EX_SET_CMD_TPC或SET_CMD_TPC设定的控制指令时，其位值由存储器I/F控制器16而成为有效(1)，在可以执行由EX_SET_CMD_TPC或SET_CMD_TPC设定的控制指令时，其位值成为无效(0)。
在INT寄存器中设定上述的位。这样，由INT寄存器内的各位值的组合，可将图13所示的动作状态作为针对此前的控制指令的存储卡1的动作状态来表示。
即，在CED＝1，ERR＝0，BREQ/PRG＝0，CMDNK＝0的场合下，表示所提供的控制指令的执行已正常结束的动作状态。在CED＝1，ERR＝1，BREQ/PRG＝0，CMDNK＝0的场合下，表示所提供的控制指令的执行已错误结束的动作状态。在CED＝0，ERR＝0，BREQ/PRG＝1，CMDNK＝0的场合下，表示所提供的控制指令的执行在正常进行，而且正对主设备2提出访问请求的动作状态。在CED＝0，ERR＝1，BREQ/PRG＝1，CMDNK＝0的场合下，表示所提供的控制指令的执行中发生了错误，而且正对主设备2提出访问请求的动作状态。在CED＝0，ERR＝0，BREQ/PRG＝0，CMDNK＝0的场合下，表示正处于所提供的控制指令的执行中的动作状态。在CED＝0，ERR＝1，BREQ/PRG＝0，CMDNK＝0的场合下，表示正处于非易失性半导体存储器17的删除执行中或格式化中的动作状态。在CED＝1，ERR＝0，BREQ/PRG＝0，CMDNK＝1的场合下，表示不可执行所提供的控制指令的动作状态。
此外，INT寄存器内的各个位在由EX_SET_CMD_TPC或SET_CMD_TPC设定了新的控制指令时，其值由存储器I/F控制器16而成为初始状态(所有的位值均为0的状态)。
·INT寄存器与INT信号的关系这里，如上所述，该INT寄存器内的各个位(CED、ERR、BREQ/PRG、CMDNK)的值被反映到INT信号。存储卡1的并行接口电路12在状态为BS0时，根据该INT寄存器的各位的值(CED、ERR、BREQ/PRG、CMDNK)，将并行数据(DATA[3:0])的各数据线驱动到high电平或low电平。INT寄存器的各个位与并行数据的各线的关系如下。
DATA0CEDDATA1ERRDATA2BREQ/PRGDATA3CMDNK并行接口电路12在状态为BS0的期间内持续参照INT寄存器内的值，如果INT寄存器内的位值是有效(1)，则将对应的数据线驱动到high电平(1)，如果无效，则将对应的数据线驱动到low(0)。主设备2在状态为BS0的期间内，对并行数据(DATA[3:0])的各数据线的电平进行监视，判断是否有来自存储卡1的中断请求。主设备2在从存储卡1有了中断请求的场合下，即，在判断出某一数据线从low电平向high电平变化的场合下，检测出哪个数据线的电平正在成为high，检测出上述图13所示的动作状态。这样，主设备2根据检测出的动作状态来进行对应的处理。
参数寄存器组内如图14所示，设有系统参数寄存器、数据计数/安全参数寄存器、数据地址/修正号寄存器、TPC参数寄存器、指令参数寄存器的各内部寄存器。参数寄存器组内的各内部寄存器中，其寄存的值由主设备2而更新，在存储器I/F控制器16执行控制指令时，该值被参照。参数寄存器组内的各内部寄存器可从主设备2通过WRITE_REG_TPC、EX_SET_CMD_TPC(TPC之一。详情后述)来访问。此外参数寄存器组内的各内部寄存器按每8字节来设定地址。
·数据计数/安全参数寄存器数据计数/安全参数寄存器中，寄存执行从主设备2提供到存储卡1的寄存器访问指令(控制指令)时所必需的数据数。比如，从非易失性半导体存储器17读出数据时读出数据的数据长及对非易失性半导体存储器17写入数据时写入数据的数据长等被设定。此外数据计数/安全参数寄存器中，寄存执行安全指令(控制指令)时所必需的各种设定值。该数据计数/安全参数寄存器的大小为16位，按8位单位设定2个地址。
·数据地址/修正号寄存器数据地址/修正号寄存器中，寄存执行从主设备2提供到存储卡1的寄存器访问指令(控制指令)时所必需的非易失性半导体存储器17上的地址。比如，从非易失性半导体存储器17读出数据时读出位置的前端地址、对非易失性半导体存储器17写入数据时写入位置的前端地址等被设定。此外数据计数/安全参数寄存器中，寄存执行安全指令(控制指令)时所必需的修正号。该数据计数/安全参数寄存器的大小为32位，按8位单位设定4个地址。
此外，数据计数/安全参数寄存器及数据地址/修正号寄存器在寄存器访问指令(控制指令)中的READ_DATA、READ_INFO、WRITE_DATA、WRITE_INFO等的执行时被参照。此外上述数据计数/安全参数寄存器及数据地址/修正号寄存器中，由TPC中的WRITE_REG_TPC、EX_SET_CMD_TPC来写入数据。此外这些控制指令的内容详情后述。
寄存器地址寄存器是一种在主设备2利用TPC来访问上述状态寄存器组及参数寄存器组时，预先设定所访问寄存器的前端地址及数据长的寄存器。
通过WRITE_REG_TPC(TPC之一。详情后述)可对上述的状态寄存器组及参数寄存器组进行数据写入，通过READ_REG_TPC(TPC之一。详情后述)可读出数据。不过，这些WRITE_REG_TPC、READ_REG_TPC中，特定寄存器位置的信息不作为变元被包含。因此，在主设备2利用这些WRITE_REG_TPC、READ_REG_TPC来对寄存器进行访问的场合下，预先对该寄存器地址寄存器设定状态寄存器组及参数寄存器组的地址及数据长。这样，在提供了WRITE_REG_TPC、READ_REG_TPC的场合下，存储器I/F控制器16参照该寄存器地址寄存器中寄存的信息，进行对应于各指令的处理。此外，对该寄存器地址寄存器寄存了寄存器地址及数据长的TPC是SET_R_W_REG_ADRS_TPC(详情后述)。
指令寄存器是寄存从主设备2提供的控制指令的寄存器。存储器I/F控制器16根据寄存于该指令寄存器的控制指令来进行各种动作控制。对该指令寄存器寄存控制指令的TPC是SET_CMD_TPC、EX_SET_CMD_TPC(详情后述)。
接下来，对TPC(Transfer Protocol Command)作以说明。
TPC是在本存储卡1及主设备2的数据转送协议上规定的指令。TPC在主设备2对存储卡1内的寄存器电路13及数据缓冲器电路14进行访问时被用到。TPC在总线状态信号成为BS1的定时被从主设备2向存储卡1转送。以下对该TPC的码内容及其具体的动作内容作以说明。
以下表示TPC的一例。
READ_LONG_DATA_TPCREAD_SHORT_DATA_TPCREAD_REG_TPCGET_INT_TPCWRITE_LONG_DATA_TPCWRITE_SHORT_DATA_TPCWRITE_REG_TPCSET_R_W_REG_ADRS_TPCSET_CMD_TPCEX_SET_CMD_TPCREAD_LONG_DATA_TPC是从数据缓冲器电路14读出512字节数据的命令。即，是一种将数据缓冲器电路14内寄存的全部数据向主设备2转送的命令。READ_LONG_DATA_TPC是读出的命令。即，READ_LONG_DATA_TPC在BS1从主设备2向存储卡1发行后，数据缓冲器电路14内的512字节数据在BS3从存储卡1向主设备2转送。
READ_SHORT_DATA_TPC是将由TPC参数寄存器设定的数据长的数据从数据缓冲器电路14读出的命令。即，是一种将数据缓冲器电路14内寄存的规定量的数据向主设备2转送的命令。READ_SHORT_DATA_TPC是读出的命令。即，READ_SHORT_DATA_TPC在BS1从主设备2向存储卡1发行后，数据缓冲器电路14内的规定字节数据在BS3从存储卡1向主设备2转送。
READ_REG_TPC是读出设定地址的寄存器的值的命令。设定地址的寄存器是状态寄存器组、参数寄存器组及附加寄存器组的各内部寄存器。被读出的寄存器的地址位置(前端地址及数据长)是寄存器地址寄存器中寄存的值。即，在参照寄存器内的值的场合下，有必要预先对寄存器地址寄存器写入目的地址位置。将地址位置写入该寄存器地址寄存器的TPC是SET_R_W_REG_ADRS_TPC。READ_REG_TPC是读出的命令。即，READ_REG_TPC在BS 1被从主设备2向存储卡1发行后，目的寄存器内的规定位数据在BS3被从存储卡1向主设备2转送。
GET_INT_TPC是读出状态寄存器组的内部寄存器即INT寄存器的值(8位值)的命令。该GET_INT_TPC并非像上述的READ_REG_TPC那样对寄存器地址寄存器来寄存地址位置，而是读出INT寄存器的值。GET_INT_TPC是读出命令。即，GET_INT_TPC在BS1被从主设备2向存储卡1发行后，INT寄存器内的8位数据在BS3被从存储卡1向主设备2转送。
WRITE_LONG_DATA_TPC是对数据缓冲器电路14写入12字节数据的命令。即，是一种将数据缓冲器电路14的全部数据从主设备2向数据缓冲器电路14转送的命令。WRITE_LONG_DATA_TPC是写入的命令。即，WRITE_LONG_DATA_TPC在BS1被从主设备2向存储卡1发行后，写入数据缓冲器电路14的512字节数据在BS2被从主设备2向存储卡1转送。
WRITE_SHORT_DATA_TPC是将由TPC参数寄存器设定的数据长的数据对数据缓冲器电路14写入的命令。即，是一种将规定量的数据从主设备2转送到数据缓冲器电路14内的命令。WRITE_SHORT_DATA_TPC是写入的命令。即，WRITE_SHORT_DATA_TPC在BS1被从主设备2向存储卡1发行后，写入数据缓冲器电路14的规定字节的数据在BS2被从主设备2向存储卡1转送。
WRITE_REG_TPC是读出设定地址的寄存器的值的命令。设定地址的寄存器是状态寄存器组、参数寄存器组及附加寄存器组的各内部寄存器，但可由主设备2写入的寄存器是参数寄存器组及附加寄存器组。写入寄存器的地址位置(前端地址及数据长)是寄存于寄存器地址寄存器的值。即，在对寄存器内写入数值的场合下，有必要预先对寄存器地址寄存器写入目的地址位置。将地址位置写入该寄存器地址寄存器的TPC是SET_R_W_REG_ADRS_TPC。WRITE_REG_TPC是写入的命令。即，WRITE_REG_TPC在BS1被从主设备2向存储卡1发行后，写入目的寄存器内的数据在BS2被从主设备2向存储卡1转送。
SET_R_W_REG_ADRS_TPC是将通过READ_REG_TPC、WRITE_REG_TPC访问的寄存器的地址位置寄存到寄存器地址寄存器的命令。SET_R_W_REG_ADRS_TPC是写入的命令。即，SET_R_W_REG_ADRS_TPC在BS1被从主设备2向存储卡1发行后，写入寄存器地址寄存器的数据在BS2被从主设备2向存储卡1转送。
SET_CMD_TPC是将针对存储器I/F控制器16的动作命令即控制指令寄存到指令寄存器的命令。控制指令由SET_CMD_TPC寄存到指令寄存器内后，存储器I/F控制器16进行基于该控制指令的动作控制。其动作内容是比如针对存储器的动作控制、针对存储器以外的各功能的动作或有关数据安全的动作等。此外，根据控制指令的动作内容，有时参照寄存于参数寄存器内的值来进行动作。在该场合下，有必要通过发行SET_CMD_TPC之前的分组，预先利用上述的WRITE_REG_TPC，对参数寄存器内规定的内部寄存器来写入数值。SET_CMD_TPC是写入的命令。即，SET_CMD_TPC在BS1被从主设备2向存储卡1发行后，写入指令寄存器的控制指令的代码在BS2被从主设备2向存储卡1转送。
EX_SET_CMD_TPC是在对数据计数/安全参数寄存器及数据地址/修正号寄存器寄存数据的同时，对指令寄存器寄存控制指令的命令。在由EX_SET_CMD_TPC来转送作为控制指令的存储器访问指令的场合下，在数据计数/安全参数寄存器中，寄存对非易失性半导体存储器17进行访问的数据的数据量，在数据地址/修正号寄存器中，寄存非易失性半导体存储器17的数据地址。此外，在由EX_SET_CMD_TPC来转送作为控制指令的安全指令的场合下，在数据计数/安全参数寄存器中，寄存安全管理用的参数，在数据地址/修正号寄存器中，寄存安全管理用的修正号。在由该EX_SET_CMD_TPC来转送了控制指令的场合下，在存储器I/F控制器16执行该控制指令之前，对数据计数/安全参数寄存器及数据地址/修正号寄存器来寄存转送数据。
EX_SET_CMD_TPC是写入的命令。即，EX_SET CMD_TPC在BS1被从主设备2向存储卡1发行后，控制指令的代码等在BS2被从主设备2向存储卡1转送。
这里，与EX_SET_CMD_TPC相同的数据转送动作也可以利用SET_CMD_TPC来实现。然而，在转送参照寄存于参数寄存器组内的内部寄存器的值来进行动作控制的控制指令的场合下，比如在转送READ_DATA、READ_INFO、WRITE_DATA、WRITE_INFO等控制指令的场合下，必须预先将该参照的数据转送到参数寄存器。即，在执行SET_CMD_TPC之前，必须先转送SET_R_W_REG_ADRS及WRITE_REC_TPC。
与此相对，在采用了EX_SET_CMD_TPC的场合下，也可以不预先利用WRITE_REG_TPC来将数据寄存到数据计数/安全参数寄存器及数据地址/修正号寄存器。即，如果利用EX_SET_CMD_TPC，则只需1个分组便可实现在采用SET_CMD_TPC的情况下需要3个分组的数据转送动作。
因此，如果采用EX_SET_CMD_TPC来转送控制指令，也可不执行转送SET_R_W_REG_ADRS及WRITE_REG_TPC的分组工序，可实现处理的高速化。
图15表示执行了SET_CMD_TPC的场合下从主设备2向存储卡1转送的具体转送数据示例。图16表示执行了EX_SET_CMD_TPC的场合下从主设备2向存储卡1转送的具体转送数据示例。该图15及图16所示的转送数据在BS2时被转送。
执行了SET_CMD_TPC的场合下的转送数据成为1个字节的指令码和2个字节的CRC。1个字节的指令码是特定使存储器I/F控制器16执行的控制指令的代码。指令码被寄存于指令寄存器。
执行了EX_SET_CMD_TPC的场合下的转送数据成为1个字节的指令码、2个字节的计数/安全参数数据、2个字节的地址/修正号数据、2个字节的CRC。计数/安全参数数据是寄存于数据计数/安全参数寄存器的数据。地址/修正号数据是被寄存于数据地址/修正号寄存器的数据。
如图15及图16所示，EX_SET_CMD_TPC的转送数据一方的数据长度与SET_CMD_TPC的转送数据相比更长。因此，在主设备2转送可不参照数据计数/安全参数寄存器及数据地址/修正号寄存器来执行的指令码的场合下，并非采用EX_SET_CMD_TPC，而是采用了SET_CMD_TPC的一方成为更短的分组。因此，通过作为TPC的指令设定来设定SET_CMD_TPC及EX_SET_CMI_TPC，根据所转送的控制指令来进行适宜的选择，可使处理更为高速化。
以下，对控制指令作以说明。
控制指令是从主设备2向存储卡1的存储器I/F控制器16提供的动作控制命令。控制指令由TPC的SET_CMD_TPC或EX_SET_CMD_TPC被从主设备2寄存到存储卡1内的指令寄存器。存储器I/F控制器16在控制指令被寄存到指令寄存器内后，执行对应于该控制指令的动作控制。这样，在执行该动作控制的同时，对INT寄存器内的各值进行适宜更新。
控制指令分为存储器访问指令、功能指令及安全指令3种。存储器访问指令是对存储卡1上的非易失性半导体存储器17进行访问的指令。功能指令是对存储卡1上的各功能进行访问的指令。安全指令是用于实现著作杈保护所必需的安全功能的指令。
存储器访问指令中具有比如从非易失性半导体存储器17向数据缓冲器电路14读出数据的指令、从数据缓冲器电路14向非易失性半导体存储器17写入数据的指令、删除非易失性半导体存储器17上的数据的指令等。
功能指令中具有比如使本存储卡1恢复到出厂状态的格式化指令及使存储卡1的振荡器18的动作停止的休眠指令等。
安全指令中具有比如读出本存储卡1的固有ID的指令、执行针对内容键中锁定的键的操作的指令、发生随机数的指令等。
这里，图17表示存储器访问指令的一例。
存储器访问指令中，如图17所示，具有READ_DATA、WRITE_DATA、READ_INFO、READ_ATRB、STOP、ERASE等。
READ_DATA是从非易失性半导体存储器17的用户区的指定地址连续地读出数据的命令。存储器I/F控制器16在提供了该READ_DATA后，参照数据地址/修正号寄存器中寄存的地址，对非易失性半导体存储器17上的该地址进行访问，从该地址读出数据。所读出的数据被一度向数据缓冲器电路14转送。存储器I/F控制器16在数据缓冲器电路14满载，即读出512字节数据后，使INT寄存器的BREQ/PRG位成为有效(1)，对主设备2发行转送请求的中断。这样，由主设备2读出数据缓冲器电路14内的数据后，将后续数据从非易失性半导体存储器17向数据缓冲器电路14转送。存储器I/F控制器16重复上述处理，直至读出数据计数/安全参数寄存器中寄存的数据量的数据。这样，不发生错误地读出数据，一直持续到结束后，使INT寄存器的CMD位成为有效(1)，结束处理。此外在处理过程中发生了错误的场合下，在使INT寄存器的CMD位成为有效(1)的同时，使ERR位成为有效(1)，以此结束处理。
WRITE_DATA是从非易失性半导体存储器17的用户区的指定地址连续记录寄存于数据缓冲器电路14的数据的命令。存储器I/F控制器16在提供了WRITE_DATA后，参照数据地址/修正号寄存器中寄存的地址，对非易失性半导体存储器17上的该地址进行访问，从该地址写入数据。所写入的数据是寄存于数据缓冲器电路14的数据。存储器I/F控制器16在数据缓冲器电路14内成为空闲，即写入512字节数据后，使INT寄存器的BREQ/PRG位成为有效(1)，对主设备2发行转送请求的中断。这样，由主设备2在数据缓冲器电路14内写入数据后，将后续数据从数据缓冲器电路14向非易失性半导体存储器17写入。存储器I/F控制器16重复上述处理，直至写入数据计数/安全参数寄存器中寄存的数据量的数据。这样，不发生错误地写入数据并一直持续到结束后，使INT寄存器的CMD位成为有效(1)，结束处理。此外在处理过程中发生了错误的场合下，在使I NT寄存器的CMD位成为有效(1)的同时，使ERR位成为有效(1)，以此结束处理。
READ_INFO是从非易失性半导体存储器17的系统区的信息册区的指定地址连续读出数据的命令。存储器I/F控制器16的处理顺序与READ_DATA相同。
WRITE_INFO是对非易失性半导体存储器17的系统区的信息册区的指定地址连续写入数据的命令。存储器I/F控制器16的处理顺序与WRITE_DATA相同。
READ_ATRB是从非易失性半导体存储器17读出属性信息的命令。存储器I/F控制器16在提供了该READ_ATRB后，读出非易失性半导体存储器17内的属性信息，转送到数据缓冲器电路14。
STOP是中途结束READ_DATA、WRITE_DATA、READ_INFO、WRITE_INFO、READ_ATRB处理的执行的命令。存储器I/F控制器16在提供了STOP后，停止READ_DATA、WRITE_DATA、READ_INFO、WRITE_INFO、READ_ATRB执行处理。
ERASE是从用户区的指定地址删除数据的命令。存储器I/F控制器16在提供了ERASE后，参照寄存于数据地址/修正号寄存器的地址，从该地址所示的寄存位置，删除数据计数/安全参数寄存器中寄存的数据量的非易失性半导体存储器17上的数据。
以上对采用了本发明的移动式存储卡及将该存储卡作为外部存储媒体来使用的主设备作了说明。本发明并非限定于应用这种存储卡。比如，也可以将本发明作为主设备的外部连接装置来用于照相机装置。在该场合下，存储器I/F控制器16进行照相机装置的动作控制，此外在控制指令中还设定照相机控制用的指令。
此外本发明并非限定于参照附图所说明的上述实施例，在不超出随付的权利要求范围及其主旨的前提下，可进行各种变更、置换或与之同等的行为，对此业内人士应明晓。
产业上的可利用性本发明所涉及的外部连接设备及主设备中，在总线状态信号的状态成为受理从外部连接设备向主设备的中断的状态时，将表示基于从主设备向外部连接设备的控制器提供的动作控制指令所发生的中断要素内容的信息作为从外部连接设备向主设备提供的中断信号，通过数据总线来转送，因而通过参照中断信号，主设备可判断外部连接设备所发生的中断要素。因此，主设备无需在接收了中断信号后与外部连接设备进行通信以确认中断要素，可以立刻进行对应于该中断要素的对应处理。因此，本发明涉及的外部连接设备及主设备中，在外部连接设备侧有了中断请求的场合下，可缩短数据转送工序。
权利要求
1.一种连接到主设备的外部连接设备，其特征在于具备数据通信单元，其在与上述主设备之间通过数据总线来进行传送数据的双向通信；总线状态信号接收单元，其从上述主设备接收表示上述数据总线的状态的总线状态信号；控制器，其根据上述传送数据中包含的动作控制指令来进行本设备的动作控制，上述数据通信单元在上述总线状态信号的状态处于受理从本设备向主设备的中断的状态时，将表示基于从主设备向上述控制器提供的动作控制指令所发生的中断要素内容的信息通过上述数据总线向上述主设备发送。
2.权利要求1中记载的外部连接设备，其特征在于上述数据通信单元将作为表示中断要素内容的信息，表示基于从主设备向上述控制器提供的动作控制指令来进行了动作控制时本设备的动作状态的动作状态信息，通过上述数据总线来向上述主设备发送。
3.权利要求1中记载的外部连接设备，其特征在于具备寄存有上述动作状态信息的寄存器，上述控制器执行从主设备提供的上述动作控制指令，根据基于该执行的本设备的动作状态，对上述寄存器内的动作状态信息进行更新，上述数据通信单元在上述总线状态信号的状态处于受理从本设备向主设备的中断的状态时，将寄存于上述寄存器的上述动作状态信息通过上述数据总线向上述主设备发送。
4.权利要求3中记载的外部连接设备，其特征在于上述动作状态信息中包含表示上述动作控制指令的执行已结束的动作状态的1位信息(CED位)；表示上述动作控制指令的执行出错的动作状态的1位信息(ERR位)；表示作为执行了上述动作控制指令的结果，受理从主设备对本设备的访问的动作状态的1位信息(BREQ/PRG位)；表示上述动作控制指令的执行是不可能的动作状态的1位信息(CMDNK位)。
5.权利要求4中记载的外部连接设备，其特征在于上述数据总线传送至少4位并行数据，上述数据通信单元将上述CED位、上述ERR位、上述BREQ/PRG位及上述CMDNK位作为4位并行数据，通过上述数据总线来向上述主设备发送。
6.权利要求5中记载的外部连接设备，其特征在于上述数据通信单元与从上述主设备提供的上述数据总线的传送时钟非同步来传送上述CED位、上述ERR位、上述BREQ/PRG位及上述CMDNK位。
7.权利要求5中记载的外部连接设备，其特征在于上述控制器在上述动作控制指令的执行正常结束时，使CED位有效，使ERR位无效，使BREQ/PRG位无效，使CMDNK位无效。
8.权利要求5中记载的外部连接设备，其特征在于上述控制器在上述动作控制指令的执行中发生了错误时，使CED位有效，使ERR位有效，使BREQ/PRG位无效，使CMDNK位无效。
9.权利要求5中记载的外部连接设备，其特征在于上述控制器在上述动作控制指令的执行正常进行，而且受理从主设备对本设备的访问时，使CED位无效，使ERR位无效，使BREQ/PRG位有效，使CMDNK位无效。
10.权利要求5中记载的外部连接设备，其特征在于上述控制器在上述动作控制指令的执行中发生错误，而且受理从主设备对本设备的访问时，使CED位无效，使ERR位有效，使BREQ/PRG位有效，使CMDNK位无效。
11.权利要求5中记载的外部连接设备，其特征在于上述控制器在处于上述动作控制指令的执行中之时，使CED位无效，使ERR位无效，使BREQ/PRG位无效，使CMDNK位无效。
12.权利要求5中记载的外部连接设备，其特征在于上述控制器在不可执行上述动作控制指令之时，使CED位有效，使ERR位无效，使BREQ/PRG位无效，使CMDNK位有效。
13.权利要求1中记载的外部连接装置，其特征在于外观形状是卡型。
14.一种连接外部连接设备的主设备，其特征在于具备数据通信单元，其在与上述外部连接设备之间通过数据总线来进行传送数据的双向通信；总线状态信号发送单元，其将表示上述数据总线的状态的总线状态信号向上述外部连接设备发送；控制器，其将进行外部连接设备的动作控制的控制指令包含到上述传送数据来发行，上述数据通信单元在上述总线状态信号的状态处于受理从外部连接设备向本设备的中断的状态时，通过上述数据总线从上述外部连接设备接收表示基于从本设备向上述外部连接设备提供的动作控制指令所发生的中断要素内容的信息。
15.权利要求14中记载的主设备，其特征在于上述数据通信单元通过上述数据总线从上述外部连接设备接收作为表示中断要素内容的信息，表示基于从主设备向上述控制器提供的动作控制指令来进行了动作控制时本设备的动作状态的动作状态信息。
16.权利要求15中记载的主设备，其特征在于上述动作状态信息中包含表示上述动作控制指令的执行已结束的动作状态的1位信息(CED位)；表示上述动作控制指令的执行出错的动作状态的1位信息(ERR位)；表示作为执行了上述动作控制指令的结果，受理从主设备对本设备的访问的动作状态的1位信息(BREQ/PRG位)；表示上述动作控制指令的执行是不可能的动作状态的1位信息(CMDNK位)。
17.权利要求16中记载的主设备，其特征在于上述数据总线传送至少4位并行数据，上述数据通信单元将上述CED位、上述ERR位、上述BREQ/PRG位及上述CMDNK位作为4位并行数据，通过上述数据总线，从上述外部连接设备进行接收。
18.权利要求17中记载的主设备，其特征在于上述数据通信单元与从本设备向上述外部连接设备提供的上述数据总线的传送时钟非同步来接收上述CED位、上述ERR位、上述BREQ/PRG位及上述CMDNK位。
19.权利要求17中记载的主设备，其特征在于上述控制器在CED位有效，ERR位无效，BREQ/PRG位无效，CMDNK位无效时，判断上述动作控制指令的执行已正常结束。
20.权利要求17中记载的主设备，其特征在于上述控制器在CED位有效，ERR位有效，BREQ/PRG位无效，CMDNK位无效时，判断是上述动作控制指令的执行中发生了错误之时。
21.权利要求17中记载的主设备，其特征在于上述控制器在CED位无效，ERR位无效，BREQ/PRG位有效，CMDNK位无效时，判断上述动作控制指令的执行正常进行，而且正在受理从主设备对外部连接设备的访问。
22.权利要求17中记载的主设备，其特征在于上述控制器在CED位无效，ERR位有效，BREQ/PRG位有效，CMDNK位无效时，判断上述动作控制指令的执行中发生了错误，而且正在受理从本设备对外部连接设备的访问。
23.权利要求17中记载的主设备，其特征在于上述控制器在CED位无效，ERR位无效，BREQ/PRG位无效，CMDNK位无效时，判断是处于上述动作控制指令的执行中之时。
24.权利要求17中记载的主设备，其特征在于上述控制器在CED位有效，ERR位无效，BREQ/PRG位无效，CMDNK位有效时，判断不可执行上述动作控制指令。
25.权利要求14中记载的主设备，其特征在于上述外部连接设备的外观形状是卡型。
26.一种具备主设备和连接到该主设备的外部连接设备的数据通信系统，其特征在于上述主设备具有数据通信单元，其在与上述外部连接设备之间通过数据总线来进行传送数据的双向通信；总线状态信号发送单元，其将表示上述数据总线的状态的总线状态信号向上述外部连接设备发送；控制器，其将进行外部连接设备的动作控制的控制指令包含到上述传送数据来发行，上述外部连接设备具有数据通信单元，其在与上述主设备之间通过数据总线来进行传送数据的双向通信；总线状态信号接收单元，其从上述主设备接收表示上述数据总线的状态的总线状态信号；控制器，其根据上述传送数据中包含的动作控制指令来进行本设备的动作控制，上述主设备及上述外部连接设备的数据通信单元在上述总线状态信号的状态处于受理从外部连接设备向主设备的中断的状态时，通过上述数据总线从外部连接设备向主设备发送表示基于从主设备向外部连接设备提供的动作控制指令所发生的中断要素内容的信息。
27.权利要求26中记载的数据通信系统，其特征在于上述主设备及上述外部连接设备的数据通信单元将作为表示中断要素内容的信息，表示基于从主设备向外部连接设备提供的动作控制指令来进行了动作控制时外部连接设备的动作状态的动作状态信息通过上述数据总线从外部连接设备向主设备发送。
28.权利要求26中记载的数据通信系统，其特征在于上述外部连接设备的外观形状是卡型。
全文摘要
本发明涉及一种成为主设备的计算机等信息处理装置及一种作为与该装置连接的外部连接设备的存储卡，存储卡(1)与主设备(2)通过采用了4位并行信号、总线状态信号及时钟的6线式半双工协议来连接。存储卡(1)在总线状态信号的状态成为了受理中断的状态时，将中断信号(INT)发送到4位并行总线。4位并行信号中，不同的中断要素被分配到各个位。即根据中断的内容发送INT信号的位不同。
文档编号G06F3/00GK1507590SQ0380016
公开日2004年6月23日 申请日期2003年2月19日 优先权日2002年2月21日
发明者坂东秀明 申请人:索尼公司