专利名称：可选择时钟体系结构的制作方法
背景本发明一般涉及可选择时钟体系结构。
参照
图1，为了产生通过光纤20传输的光信号，可使用串行化器/发送器5。这样，发送器5从输出寄存器24接收并行的数据位并将这种并行数据流转换成表示串行数据流的输出信号。随后，将所述输出信号输送给光纤20。为了实现这种功能，发送器5可以包括接收将被输送给光纤20的数据并行位(来自输出寄存器24)的输入寄存器12。由输入寄存器12接收到的数据被输送给通过电光(E/O)转换电路11而耦合到光纤20的并行至串行转换电路，或选择器14。所述选择器14随后产生表示串行数据流的位的输出信号(在其输出端)。对于光串行总线20，所述选择器14可以通过由来自选择器14的输出信号驱动的光源11而耦合到所述总线20。
输入寄存器12的操作与出现在发送器5的时钟信号线19的时钟信号(称作“TXPICLK信号”)的边沿同步。这样，与所述TXPICLK信号的预先确定的边沿同步，输出寄存器24接收新数据并传递存储的数据给输入寄存器12。
因为由选择器14执行的并行至串行转换的本质是，所述选择器14由比TXPICLK频率高的(出现在时钟信号线13的)时钟信号来提供时钟。为了产生这个线路速率时钟信号13，必须在发送器5中实现发送器5的时钟倍增单元电路(未示出)。
理想的情形下，时钟信号线13上的时钟信号与TXPICLK信号同步，尽管这些信号有不同的频率。然而，这些时钟信号产生的方式及这些信号相互同步的方式会影响发送器5的各种特性。例如，这些时钟信号产生及相互同步的方式会影响时钟信号之间的相位误差或抖动、相位裕量、时钟产生电路的功率消耗以及时钟产生电路所花费的电路板面积。
附图简述图1为现有技术串行总线发送器的原理图。
图2及图3为串行化器/发送器的原理图。
图4为根据本发明实施例的具有可选择时钟体系结构的串行化器/发送器的原理图。
图5及图6示出根据本发明实施例的处在不同工作方式下的图4中的发送器。
图7为根据本发明实施例的光线路发送器的原理图。
详细说明图2及图3描绘了与通过发送器或串行化器向光纤51传输数据相关的用于产生时钟信号的不同方案。
更具体地说，参照图2，一个这样的方案包括使用串行化器或发送器50。所述发送器50包括并行至串行转换电路，或多路复用器54，以提供表示数据串行位的信号。所述信号驱动电光转换器21，而所述电光转换器响应驱动信号而在光纤51上驱动光信号。
由多路复用器54提供的信号表示由多路复用器54从发送器50的输入寄存器52并行接收到的数据的串行位。这样，输入寄存器52从(专用集成电路(ASIC)67的)输出寄存器66接收数据并将数据与出现在时钟信号线70上的时钟信号(称作“TXPICLK”)同步地传送到多路复用器54。输出寄存器66接收称作“TXPCLK”信号(与“TXPICLK”除了在主要由ASIC 67造成的往返行程时延而引起的相位差之外一样的信号)的信号并使提供其数据给输入寄存器52的过程与TXPICLK信号的边沿同步。
多路复用器54工作在比输入寄存器52及输出寄存器66高的频率下，因为数据的并行至串行转换由多路复用器54完成。这样，多路复用器54的操作与由多路复用器54从时钟信号线62接收到的时钟信号的边沿同步。
为了产生呈现在TXPCLK时钟信号线72上的时钟信号，发送器50包括构成(至少部分地构成)锁相环电路的相位频率比较器(PFC)64及电压控制振荡器(VCO)66。发送器50使用这个锁相环电路来保证TXPICLK信号与呈现在时钟信号线62上的时钟信号同步。如图2中所描述的，VCO 66的输出端在时钟信号线72上产生TXPCLK信号。由于图2中所描述的配置，时钟信号线72连接到时钟信号线70，而在时钟信号线70上出现的是TXPICLK信号。于是，如图所示，VCO 66补偿TXPCLK时钟线72与TXPICLK时钟线70之间的往返行程时延变化。
PFC 64具有连接到时钟信号线70的用于接收TXPICLK信号的输入端76。PFC 64的另一个输入端74连接到时钟倍增单元(CMU)56的输出端。CMU 56具有接收被称作“TXREFCLK”的参考时钟信号的输入端。CMU 56将出现在时钟信号线62上的信号与TXREFCLK参考时钟信号同步，尽管时钟信号线62上的时钟信号的频率可能明显地高于TXREFCLK参考时钟信号的频率。CMU 56还在PFC 64的输入端74上产生较低频率的时钟信号，并且这个较低频率的时钟信号与呈现在时钟信号线62上的时钟信号同步。
时钟信号线70在接口ASIC 67内部连接到时钟信号线72，时钟信号线72又连接到VCO 66的输出端。由于这种配置的缘故，所形成的由PFC 64及VCO 66构成的锁相环电路起到了将TXPICLK信号与由CMU 56提供的在输入端74的时钟信号同步的作用。因此，作为这种配置的结果，出现在时钟信号线70上的TXPICLK信号及出现在时钟信号线70上的TXPCLK信号各自与出现在时钟信号线62上的时钟信号同步。
在图2中描述的这种配置的优点是发送器50可以由处在发送路径的单独的集成电路制成。而且，这种配置还为较低频率的往返行程时延变化提供了无限的相位裕量。这种配置的缺点是没有内在的或内置的抖动清除功能。因此，发送器50可能需要稳定(即，“干净”)的TXREFCLK参考时钟信号，不然的话，可能会有过多的抖动。
参照图3，为了提供抖动清除功能，另一种可供选择的方法是，可以利用介于参考时钟源与发送器50的参考时钟输入端(即，CMU 56的参考时钟输入)之间的电路。因此，电路69包括发送器50。然而，在电路69中，发送器50被连接成不同的配置(将在下面描述)，并且发送器50还用于与外部电压控制晶体振荡器(VCXO)112连接。
与在图2中所描述的发送器50不同，电路69的PFC 64用于将时钟信号线62上的时钟信号与TXREFCLK参考时钟信号同步的配置。因此，PFC 64的一个输入端76接收来自时钟信号线58的TXREFCLK参考时钟信号，而PFC 64的另一个输入端接收来自CMU 56的输出信号，这与在图2中描述的与发送器50的连接形式一样。然而PFC 64的输出端连接到电压控制石英振荡器112(及环路滤波器100)以构成锁相环电路从而控制出现在CMU 56的输入端上的信号。
由于这种配置的缘故，电路69的结果锁相环电路调节提供给CMU56的时钟信号的频率以及相位，以便将这个信号锁定在TXREFCLK信号上。响应由VCXO 112所提供的时钟信号，CMU 56产生时钟信号线62上的时钟信号以及时钟信号线74和78上的时钟信号(来自CMU 56的其它输出时钟信号线)。
电路69的优点是由基于VCXO的锁相环电路提供了抖动清除功能。于是，由于这种配置缘故，不再需要干净的TXREFCLK参考时钟信号。电路69的缺点是与图2中所描述配置相比给出的相位裕量较小。因此，图2及图3中所描述的配置具有不同的、需要在不同的构架中取舍的优点及缺点。
为了容许两种体系结构中的任意一个，在图4中描述了依据本发明的具有可选择时钟体系结构的发送器200。发送器200包括连接到传输时钟信号(称作“TXPICLK”)的第一时钟信号线207以及第二时钟信号线205的先进先出存储器204。所述先进先出存储器204以与TXPICLK信号同步的方式接收数据，而且所述先进先出存储器204以与出现在时钟信号线205上的时钟同步的方式发送其所存储的数据给并行至串行转换电路或选择器202。选择器202具有输出端203，输出端203可以连接到比如串行总线或在光总线的情况下连接到驱动该光总线的光源。选择器202还包括接收时钟信号以便为串行数据从选择器202到输出端203的传输提供时钟控制的时钟端209。先进先出存储器204具有输入数据线201，输入数据线201接收比如来自输出寄存器(图4中未示出)的输入数据。
图4中所描述的余下的电路构成产生出现在时钟信号线205、207及209上的时钟信号的时钟电路。更具体地说，这个电路为发送器200选择两种时钟产生方式下的一种。这样，在第一方式下，所述电路产生呈现在时钟信号线209上的与参考时钟信号(称作“TXREFCLK”)同步的时钟信号。而且在这个第一方式下，发送器200的时钟电路将呈现在时钟信号线205及207上的时钟信号同步，并与呈现在时钟信号线209上的时钟信号同步。在第二工作方式下，发送器200的时钟电路产生呈现在时钟信号线205及207上的与TXREFCLK参考时钟信号同步的时钟信号，并且使时钟信号线209上的时钟信号的产生与时钟信号线205及207上的时钟信号同步。
为了描述第一和第二方式，下面首先结合图4讨论发送器200的结构。然后，结合图5及图6在这个结构的范围内讨论两种不同的方式。
参照图4，发送器200包括具有输入端212及输入端214的相位频率比较器(PFC)210。如下面进一步描述的，发送器200设定输入端212及214中的一个为信号输入端而输入端212及214中的另一个为反馈信号输入端，具体取决于特定的工作方式。输入端212连接到2选1选择器222的输出端，所述选择器有连接到时钟信号线的第一输入端，而所述时钟信号线连接到TXPICLK输入时钟信号线207，所述选择器还有连接到传输TXREFCLK参考时钟信号的时钟信号线234的另一输入端。选择器222的选择输入端连接到传输称作“TXPCLKSEL”的信号的时钟信号线238，所述“TXPCLKSEL”信号被有选择地确证或否定(de-asserted)以便将发送器置于两种方式之一。PFC 210的输出端216连接到发送器200的外部端子217以及电压控制振荡器(VC0)220的输入端。
PFC 210的另一个输入端214连接到2选1选择器224的输出端214。VCO 220的输出端连接到2选1选择器226的一个输入端。选择器226的选择端连接到TXPCLKSEL选择信号238，选择器226的输出端连接到传输TXPCLK信号的时钟信号线240，而选择器226的输入端连接到时钟发生器250的输出端之一。选择器224的另一个输入端连接到选择器258的输出端。选择器258的选择输入端接收称作“TXREFSEL”的选择信号，所述选择信号通过信号线207传输，用于选择出现在选择器258输出端的时钟信号的频率。选择器258的一个输入端连接到选择器224及选择器226的输入端。选择器258的另一个输入端连接到分频器256的输出端。分频器256的输入端则连接到时钟发生器250的另一个输出端。
时钟发生器250的另一个输出端提供时钟信号给时钟信号线209。时钟发生器250的另一个输出端提供在输出时钟信号线251上的输出信号，并且时钟信号发生器250的输入端连接到VCO 252的输出端。VCO 252的输入端则连接到以下面将要描述的方式使用的外部端子253。
发送器200还包括其一个输入端连接到时钟信号线234的选择器225。选择器225的另一个输入端连接到以下面将要描述的方式使用的外部端子242。选择器225的输出端连接到PFC 262的输入端。PFC 262的输出端连接到以下面将要描述的方式使用的外部端子263。PFC 262的另一个输入端连接到选择器260的输出端。选择器260的一个输入端连接到时钟信号线205，选择器260的另一个输入端则连接到选择器258的输出端。如图4中所描述的，PFC 262、选择器260、选择器258、分频器256、时钟发生器250和VCO 252构成时钟倍增器(CMU)208。
由于上述配置的缘故，可以确证TXPCLKSEL信号(比如置为高电平)而将发送器200置为第一方式并建立在图5中描述的信号路径。在这种方式下，发送器200连接到在发送器200外部的附加电路。例如，所述外部电路可以包括连接在时钟信号端217与地之间的环路滤波器302。电压控制石英振荡器(VCXO)304的输入端连接到时钟信号217。VCXO 304的输出端连接到时钟信号端242。这个电路还包括连接在端子263与地之间的环路滤波器300。
响应被确证的TXPCLKSEL信号，将TXREFCLK参考时钟信号通过选择器225发送到PFC 262的输入端。另外，PFC 262将这个输入信号的相位及频率与时钟发生器250的输出信号的相位及频率进行比较。于是，PFC 262以闭环的方式控制VCO 252以便使时钟发生器250产生的时钟信号与TXREFCLK参考时钟信号同步。来自时钟发生器250的输出信号出现在时钟信号线205上以及PFC 210的输入端214上。
还有，出现在PFC 210的输出端216的输出信号被发送回PFC 210的输入端212。由于这种配置的缘故，PFC 210将出现在时钟信号线207上的时钟信号的相位及频率与时钟信号发生器250所产生的出现在输入端214的时钟信号进行比较。因此，由于这种配置的缘故，由PFC 210及VCO 220构成的锁相环使出现在时钟信号线207上的信号的相位与出现在时钟信号线209上的时钟信号相互同步。如在图5中所描述的，出现在时钟信号线205上的时钟信号也由时钟发生器250产生。
因此，在图5中所描述的配置中，参考时钟信号用于产生使选择器202的操作同步的时钟信号。与出现在时钟信号线209上的时钟信号同步地产生一种时钟信号，该时钟信号使向FIFO 204存储数据的操作同步。
可以否定(de-asserted)TXPCLKSEL信号(比如置为低电平)以便将发送器200设置到第二工作方式，以建立如图6中所描述的信号路径。在这个第二工作方式下，PFC 210的输入端212成为PFC 210的参考或输入信号，并且PFC 210使这个信号与出现在输入端214的信号同步。在这种情况下，即，在第二方式下，出现在输入端216的信号为来自时钟发生器210的输出信号。因此，如在图6中所描述的，在发送器的第二工作方式下，PFC 210、VCXO 304和环路滤波器302构成锁相环电路以便产生同样出现在时钟信号线205及207上的与TXREFCLK参考时钟信号同步的时钟信号。时钟发生器210产生呈现在时钟信号线209上的与那些信号同步的时钟信号。
参照图7，在本发明的某些实施例中，发送器200可以是光线路发送器卡500的组成部分，而所述卡则是光传输网络(OTN)的组成部分。作为例证，发送器卡500可能是光网络路由器或切换开关的组成部分。发送器卡500可以包括具有输出寄存器(未在图7中示出)以并行的方式提供数据给发送器200的FIFO 204(图4)的专用集成电路(ASIC)502(光网络帧调节器或前向错误修正装置，仅举几例)。数据由ASIC 502从数据源600接收过来，数据源可以是，比如计算机或网络桥，仅举几例。光学发送器卡500还可以包括光源508(比如激光二极管器件)，所述光源响应出现在发送器200的输出端203上的信号而在光串行总线510上产生光信号。其它的变化形式也是可能的。
回过来参照图4，可以以多种方式设定发送器200的(借助于TXPCLKSEL信号的)方式选择。例如，输入信号线238可以直接连到某个特定的电压电平(即逻辑1或逻辑0电平)以选择发送器200的方式。或者，可以通过某个可编程寄存器的某一位来设定TXPCLKSEL信号的信号电平。其它的配置也是可能的。
尽管已经通过有限个数的实施例描述了本发明，但是，本领域的技术人员，得益于这个公开，将会因此意识到很多的修改及变化。本申请的企图是，以所附权利要求书来涵盖所有属于本发明精神与范畴的这样的修改及变化。
权利要求
1.一种方法，它包括提供第一时钟信号给并行至串行数据转换电路；提供第二时钟信号给用于存储由所述转换电路转换的数据的存储器；有选择地使所述第一和第二时钟信号之一与参考时钟信号同步。
2.如权利要求1所述的方法，其特征在于还包括使所述第一和第二时钟信号中的另一个与所述第一和第二时钟信号中的所述一个同步。
3.如权利要求1所述的方法，其特征在于所述有选择地同步的步骤包括有选择地将所述同步电路置于第一方式以便使所述第一时钟信号与所述参考时钟信号同步，以及将所述同步电路置于第二方式以便使所述第二时钟信号与所述参考时钟信号同步。
4.如权利要求1所述的方法，其特征在于所述有选择地同步的步骤包括有选择地将所述参考时钟信号和所述第一时钟信号的表示之一提供给锁相环电路的输入端。
5.如权利要求4所述的方法，其特征在于对把所述参考时钟信号提供给所述锁相环电路的所述输入端作出响应而使所述第一时钟信号与所述参考时钟信号同步。
6.如权利要求5所述的方法，其特征在于还包括，对把所述参考时钟信号提供给所述锁相环电路的所述输入端作出响应而使所述第二时钟信号与所述第一时钟信号同步。
7.如权利要求4所述的方法，其特征在于对把所述第一时钟信号的表示提供给所述锁相环电路的所述输入端作出响应而使所述第一时钟信号与所述第二时钟信号同步。
8.如权利要求4所述的方法，其特征在于对把所述第一时钟信号的表示提供给给所述锁相环电路的所述输入端作出响应而使所述第二时钟信号与所述第一时钟信号同步。
9.一种装置，它包括并行至串行数据转换电路，用以接收第一时钟信号；存储器，用以存储由所述转换电路转换的数据并接收第二时钟信号；以及时钟电路，用以有选择地使所述第一和第二时钟信号之一与参考时钟信号同步。
10.如权利要求9所述的装置，其特征在于所述时钟电路包括锁相环电路，用以使所述第一和第二时钟信号中的另一个与所述第一和第二时钟信号中的所述一个同步。
11.如权利要求9所述的装置，其特征在于所述时钟电路的第一方式用以使所述第一时钟信号与所述参考时钟信号同步，而所述时钟电路的第二方式用以使所述第二时钟信号与所述参考时钟信号同步。
12.如权利要求9所述的装置，其特征在于所述时钟电路包括锁相环电路，用以提供所述第一和第二信号之一，以及选择器电路，用以有选择地将所述参考时钟信号和所述第一时钟信号的表示之一提供给所述锁相环电路的输入端。
13.如权利要求12所述的装置，其特征在于对所述选择器电路把所述参考时钟信号提供给所述锁相环电路的所述输入端作出响应，所述锁相环电路提供所述第一时钟信号并且使所述第一时钟信号与所述参考时钟信号同步。
14.如权利要求12所述的装置，其特征在于对所述选择器电路把所述第一时钟信号的表示提供给所述锁相环电路的所述输入端作出响应，所述锁相环电路提供所述第二时钟信号并使所述第二时钟信号与所述第一时钟信号同步。
15.如权利要求9所述的装置，其特征在于所述并行至串行转换电路提供表示与所述第一时钟信号同步的所述数据的信号。
16.一种系统，它包括数据源，用以提供数据；总线；并行至串行数据转换电路，用以接收第一时钟信号并产生表示与所述第一时钟信号同步的串行格式的数据的信号；存储器，它连接到所述数据源，以便接收并行格式的所述数据并且与第二时钟电路同步地传送用于由所述转换电路转换的所述数据；以及时钟电路，用以有选择地使所述第一和第二时钟信号之一与参考时钟信号同步。
17.如权利要求16所述的系统，其特征在于所述时钟电路包括锁相环电路，用以使所述第一和第二时钟信号中的另一个与所述第一和第二时钟信号中的所述一个同步。
18.如权利要求16所述的系统，其特征在于所述时钟电路的第一方式用以使所述第一时钟信号与所述参考时钟信号同步，而所述时钟电路的第二方式用以使所述第二时钟信号与所述参考时钟信号同步。
19.如权利要求16所述的装置，其特征在于所述时钟电路包括锁相环电路，用以提供所述第一和第二信号之一，以及选择器电路，用以有选择地把所述参考时钟信号和所述第一时钟信号的表示之一提供给所述锁相环电路的输入端。
20.如权利要求19所述的系统，其特征在于对所述选择器电路把所述参考时钟信号提供给所述锁相环电路的所述输入端作出响应，所述锁相环电路提供所述第一时钟信号并使所述第一时钟信号与所述参考时钟信号同步。
21.如权利要求19所述的装置，其特征在于对所述选择器电路把所述第一时钟信号的表示提供给所述锁相环电路的所述输入端作出响应，所述锁相环电路提供所述第二时钟信号并使所述第二时钟信号与所述第一时钟信号同步。
全文摘要
一种方法包括提供第一时钟信号给并行至串行转换电路(54)以及提供第二时钟信号给用于存储由转换电路进行转换的数据的存储器(52)。使第一和第二时钟信号之一有选择地与参考时钟信号同步。使另一个时钟与所述第一或第二时钟同步。可以有选择地将所述同步电路置于第一工作方式以便使第一时钟与参考时钟同步或置于第二工作方式以便使第二时钟与参考时钟同步。
文档编号G06F1/12GK1659786SQ03812817
公开日2005年8月24日 申请日期2003年3月27日 优先权日2002年4月5日
发明者T·法格尔赫 申请人:英特尔公司