专利名称：基于延迟预报的自适应数据处理方案的制作方法
技术领域：
本发明涉及一种方法和数据处理电路，用于处理输入数据图形并在处理延迟之后输出数据图形，延迟取决于所述数据处理电路的处理动作。
在应用的领域引入集成系统是为了承担全面的控制功能。一般来说，程序之间牢固的动态耦合需要特殊控制。即使单独的程序是稳定的，耦合的程序也不一定。因此必须要确定系统结构之间的关系和控制性能才能确保可靠运行，尽量减少性能退化并优化电源。
为了在现有集成系统中降低能耗，一种非常有效的方式是以某种方式推测该系统的现有动作，以便动态适应诸如电源和频率要求的运行条件。由此可以仅仅为系统提供所需的电力，即在高级动作时多提供电能而在低级动作时少提供电能。
在流水线系统中必须选择时钟信号的频率，使各级流水线处理结构有足够的时间在各种工作条件和各种输入图形下准确完成其运行。然而众所周知，一个通用流水线级会根据当前输入图形延迟产生其输出。因此，适用于同步系统的标准流水线策略难以对其性能进行开发。
本发明的目的是提供一种改进的数据处理电路和处理控制方法，利用它可以使集成系统的各种运行条件动态适应当前的系统动作。
这一目的是用权利要求1的数据处理电路和权利要求12的处理控制方法来实现的。
为此要根据输入数据图形对处理延迟进行估算，获得有关系统动作的信息。每当接收到新的输入图形，在一定延迟后就会产生输出图形。这一延迟取决于新输入图形带来或引起的处理动作。由此可以断定，造成最大延迟的输入图形很可能在模块内部产生最大的动作。然后可以用估算的动作来优化集成系统的电源，时钟频率等等的运行条件或参数。
为此提供了一种能适应现有系统设计的简单技术，可以按不同规模的系统定制，相对于各种系统参数提高系统性能。
另外，由于简易的估算能够在任何标准设计的顶层实现，能够实现与标准工具和标准设计技术的兼容。
估算手段可以包括用来存储估算处理延迟的查询表。估算手段也可以包括用输入数据图形编程的可编程延迟线。在第一种情况下，可以用输入数据图形对查询表寻址来输出估算的处理延迟。在后一种情况下，可以在估算的处理延迟期满后用可编程延迟线自适应产生一个输出信号。
估算手段能够根据输入数据图形的顺序自适应估算处理延迟。这样就能预报出动作及其进展。
控制装置可以用来从估算的延迟推导出处理动作，并且根据推导的处理动作控制数据处理电路的电源。这样就能使电源动态适应系统的运行条件。
作为其它运行参数或条件的一个例子，控制装置可以根据估算的处理延迟自适应控制数据处理电路的时钟供给。这样就能根据各级的处理延迟有选择地选通流水线结构中各级的时钟供给。在各种工作条件和各种输入图形下使得各流水线级有足够的时间完全正确地完成其运行。特别是，如果前级产生一无效输出信号并且后级存储了该输出信号，控制装置还能禁止选通(un-gate)时钟供给。可以用时钟信号的周期数代表估算的处理延迟。
以下要参照附图根据最佳实施例详尽地描述本发明，在附图中
图1表示按照第一优选实施例的数据处理方案的示意性框图；图2表示采用第一优选实施例提出的处理方案的一例反馈控制环；图3表示一种标准流水线方案的示意性框图；图4表示按照第二优选实施例的一种流水线方案的示意性框图；以及图5表示按照第二优选实施例提出的流水线方案中典型一级的更为具体的示意图。
以下要根据图1中所示的处理方案描述第一最佳实施例。
按照图1，将一个输入数据图形，，i[i-1]“提供给通用逻辑模块20。每当通用逻辑模块20接收到一个输入数据图形，，i[i-1]“，在经过一定延迟后就会产生一新的输出图形，，o[i-1]“。通用逻辑模块20可以是根据所提供的输入数据图形产生一个输出数据图形的任何类型的数据处理器件或电路。
按照第一优选实施例，用一个可编程存储器件例如是查询表30根据输入数据图形，，i[i-1]“估算通用逻辑模块20的处理延迟，在表中存储了通用逻辑模块20的估算处理延迟。在设计逻辑电路时可以根据模拟控制下的通用逻辑模块20来产生带估算延迟的查询表30。这样的输入数据图形，，i[i-1]“还被提供给查询表30，以便对查询表30寻址，输出一相应的延迟值，，ai[i-1]“，或是根据延迟值，，a[i-1]“输出一相应的动作值。该处理方案还包括一锁存器或寄存器10，用来响应提供给寄存器10的时钟输入的时钟信号，，clk“存储一新的输入数据图形，，i[i]“。这样就能在前一输入数据图形，，i[i-1]“的处理延迟过程中存储新的输入数据图形，，i[i]“。
作为上述处理电路100的一种变形，下一新的输入数据图形，，i[i]“可以用来对查询表30寻址，从而产生新的延迟值，，a[i-1]“。在这种情况下，延迟值，，a[i-1]“对应着在通用逻辑模块20上处理下一输入数据图形，，i[i]“的延迟预报。
作为另一种变形，可以用根据当前或下一输入数据图形编程的一个可编程延迟线替代查询表30，在对应着通用逻辑模块20的处理延迟的估算延迟值的预定延迟后输出一个信号。
这样就能使处理电路100自适应提供一个额外输出的延迟值，，a[i-1]“，根据延迟预报来执行动作监测。
图2表示采用上述处理电路100的一例反馈控制环。按照图2，设置在反馈环内的电源控制单元35对延迟值，，a[i-1]“进行评估，从而产生提供给处理电路100的控制输出，，c[i-1]“，具体针对通用逻辑模块20控制各个处理单元的电源。这样就能根据在延迟预报的基础上确定的通用逻辑模块20的动作来控制处理电路100的电源或任何其它合适的运行条件。
改变查询表30中存储值的分辨率可以改变监测程序的间隔或分辨率。还要注意到可以根据输入图形，，i[i]“...，，i[i+n]“的顺序来产生延迟值，可以用寄存器10或延迟表30存储多个顺序的输入图形，，i[i]“...，，i[i+n]“，对这一顺序进行评估。这种评估的依据可以是逻辑处理或顺序输入数据图形，，i[i]“...，，i[i+n]“的比较。
以下要以流水线结构下时钟信号的动态调节为例来描述第二最佳实施例。适应全球时钟的标准流水线方法在流水线的各级控制诸如触发器等所有处理元件。
图3表示一种标准流水线方案的示意图，它包括多个获取输入信号，，i”的流水线级A，B和C，其输出即输出信号，，o”是在对应着级数的预定数量时钟周期后产生的。由于是同时向流水线级A，B和C提供时钟信号，，clk“，各级的时钟采用相同的定时。因此必须对时钟信号，，clk“的频率进行选择，使各个流水线级有足够时间完成其各自的工作。
图4表示按照第二优选实施例的一种流水线方案的示意性框图。按照建议的流水线结构，根据对各个独立流水线级的延迟预报来开发同步流水线电路中由数据决定的性能。根据其当前输入图形为流水线中的各级选通全球时钟信号，，clk“。如果流水线的一级尚未准确完成其工作，就用一个流水线时钟发生器40抑制或选通个别提供的全球时钟信号，，clk“直至在该级上产生一有效的输出并且后级已存储了新的结果。
图5表示图4中所示流水线结构中一级的具体框图。按照图5，流水线时钟发生器40包括一时钟门41，并存储有一个延迟表42，在其中为对应流水线级的特定输入图形估算延迟值。可以根据在电路的设计阶段执行的模拟和测量获得这些延迟值。流水线级还包括一个触发器电路，它响应时钟门41根据所提供的全球时钟，，clk “产生的本地时钟信号，，1_clk“，按照输入数据图形，，i”来设置。在触发器电路51的输出端，设置的输入数据图形id被提供给逻辑模块50，在各自的处理延迟之后自适应产生理想的输出图形o。输入数据图形id还连同本地时钟信号，，1_clk“被提供给查询表42。查询表42在对应着针对当前输入数据图形id存储的逻辑单元50的估算延迟的一定延迟之后根据这些输入信号产生一个待命信号，，r[i]”。
产生的本地时钟信号，，1_clk “还被作为一个提取信号，，t[i-1]”输出到前级，并将前级的待命信号，，r[i]”提供给时钟门。还要将后级的提取信号，，t[i-1]”提供给这一级的时钟门41。如果逻辑模块50按一定时钟工作，还可以如图5所示为逻辑单元50提供本地时钟信号，，1_clk“。
在流水线中根据其当前输入数据图形id为各级选通全球时钟，，clk“。延迟表42在其输入接收选通的本地时钟，，1_clk“和当前输入图形id，并且产生一个待命信号，，r[i]”。该信号在由全球时钟，，clk“的一定数量周期所代表的一定延迟后有效，指示该级已经产生了有效输出。存储在延迟或查询表42中的估算延迟取决于当前输入图形，并且可以在电路设计阶段根据模拟或测量来获得。还可以为查询表42提供编程能力来更新估算的延迟，提供一种灵活的设计。在选通的本地时钟，，1_clk“变成低电平时解除待命信号，，r[i]”。时钟门电路41在前级产生了有效输出即前级的待命信号，，r[i-1]”变成高电平、而后级存储了新的结果即指示后级的本地时钟有效的提取信号，，t[i]”出现一个脉冲时禁止选通或解除全球时钟，，clk“。
全球时钟，，clk“的选通或抑制是根据待命和提取信号产生的，该信号表示流水线级有没有足够的时间准确完成其工作。各级模仿异步流水线级的行为，但是用全球时钟，，clk“作为参考时钟。这样就能保持异步系统取决于数据的动作个同步系统的可测试性，易于设计，可预测性等等所有优点。
如图5中虚线箭头所示，查询表42可以用全球时钟，，clk“产生待命信号。时钟选通电路41在产生和检测提取信号时可以采用不同策略或定时。建议的流水线时钟发生器结构可以扩展到在流水线方案的测试和调试模式下提供禁止功能。
在特殊环境中，例如是一级的输入和输出被连接到同一单元，可能不需要提取信号。
时钟选通电路可以是简单的逻辑电路，具有基于前级的待命信号，，r[i-1]”和后级的提取信号，，t[i]”的理想选通功能。
应当理解，本发明并不仅限于以上实施例，还可以应用于处理延迟取决于输入图形的任何数据处理电路。优选实施例可以在权利要求书的范围内改变。
权利要求
1.一种数据处理电路，用来处理输入数据图形并在取决于所述数据处理电路的处理能力的一个处理延迟之后输出一个输出数据图形，所述数据处理电路包括a)估算装置，根据所述输入数据图形估算所述处理延迟；以及b)控制装置，根据所述估算的处理延迟控制所述数据处理电路的所述处理。
2.按照权利要求1的电路，其特征在于所述估算装置包括用来存储所述估算处理延迟的查询表。
3.按照权利要求2的电路，其特征在于用所述输入数据图形对所述查询表寻址，以输出所述估算的处理延迟。
4.按照前述权利要求之一的电路，其特征在于所述估算装置包括由所述输入数据图形编程的一个可编程延迟线。
5.按照权利要求4的电路，其特征在于所述可编程延迟线在所述估算处理延迟期满后产生一输出信号。
6.按照前述权利要求之一的电路，其特征在于所述估算装置根据一系列输入数据图形产生自适应估算所述处理延迟。
7.按照前述权利要求之一的电路，其特征在于所述控制装置从所述估算延迟推导所述处理动作，并且根据所述推导的处理动作控制所述数据处理电路的电源。
8.按照权利要求1到6之一的电路，其特征在于所述控制装置根据所述估算的处理延迟自适应控制所述数据处理电路的时钟供给。
9.按照权利要求8的电路，其特征在于所述数据处理电路具有流水线结构，且所述控制装置为所述流水线结构的各级自适应选通所述时钟供给。
10.按照权利要求9的电路，其特征在于，如果前级产生了有效输出信号而后级存储了所述输出信号，则所述控制装置就禁止所述时钟供给。
11.按照前述权利要求之一的电路，其特征在于所述估算的处理延迟是由所述时钟信号的周期数代表的。
12.一种控制输入数据图形处理的方法，在取决于所述处理的动作的一个处理延迟之后产生预定的输出信号，所述方法包括以下步骤a)根据所述输入数据图形估算所述处理延迟；并且b)根据所述处理延迟执行所述处理控制。
13.按照权利要求12的方法，其特征在于所述处理控制是基于动作监测的电源控制。
14.按照权利要求12的方法，其特征在于所述处理控制是对同步流水线结构的时钟供给的控制。
全文摘要
本发明涉及数据处理电路和方法，用来处理输入数据图形，并在取决于数据处理电路的处理动作的一个处理延迟后输出一个输出数据图形，在其中根据输入图形估算处理延迟并且根据估算的处理延迟对处理进行控制。处理控制可以是基于动作监测的电源控制或是按流水线结构的时钟控制。由此提供一有效的方案来推导处理电路的当前动作，以便根据需求来动态适应其工作条件。
文档编号G06F9/38GK1682164SQ03822174
公开日2005年10月12日 申请日期2003年8月8日 优先权日2002年9月20日
发明者F·佩斯索拉诺 申请人:皇家飞利浦电子股份有限公司