专利名称:Pld烧写系统的制作方法
【专利摘要】本实用新型公开了一种PLD烧写系统，使用计算机并口作为PLD烧写接口，使用带三态输出的组合逻辑实现冲突信号的兼容，使用JTAG模式进行PLD器件烧写。对于计算机并口上非复用的针脚，直接赋予相应信号即可，对于计算机并口上复用但均作为输出的针脚，亦可采用同样方式；如果复用的针脚相对于计算机来说存在输入/输出两种状态，或均作为输入，增加三态控制，在空闲时将相应三态缓冲器的输出设置为高阻，这样便避免了不同PLD烧写时的相互影响。本实用新型的PLD烧写系统，仅使用一个计算机并口、一根并口线缆，同时增加部分简单的组合逻辑，即可实现多种不同厂商PLD器件的烧写，系统设计简单，成本低，易于与自动测试系统集成。
【专利说明】PLD烧写系统
【技术领域】
[0001] 本实用新型设及电子电路设计【技术领域】，特别设及一种PLD烧写系统。
【背景技术】
[0002] 不管在商用领域还是工业领域，PLD(Programm油le Logic Device,可编程逻辑器 件）的应用日趋广泛。一般厂商采用先贴装生产，在单板测试时或测试前完成PLD编程。
[0003] JTAG (Joint Test Action Group,联合测试行动小组）是一种国际标准测试协议 (IE邸1149. 1兼容），主要用于巧片内部测试。现在多数的高级器件都支持JTAG协议，如 DSP、FPGA器件等。标准的JTAG接口是4线；TMS、TCK、TDI、TD0,分别为模式选择、时钟、数 据输入和数据输出线。
[0004] 各厂商PLD编程均使用专用的编程器，如ALTERA公司的USB BLASTER, XILINX公 司的USB C油le等，尽管都采用JTAG接口烧写方式，但却并不能通用。目前许多系统中包 含多个PLD器件，甚至多个厂家的PLD器件。该使得烧写过程要准备多个设备，进行多次人 工操作，过程复杂容易出错，生产效率也无法提高。
[0005] 图1所示是常见的一种测试系统烧写部分的拓扑结构。该系统被测板卡上包括 ALTERA公司和XILINX公司各一款PLD，则该系统需要包括工控机或工控板1、ALTERA烧写 器2、XILINX烧写器3、被测板卡4、电源5、USB线缆6等。
[0006] 在烧写工作中，需要先连接ALTERA烧写器2与被测板卡4,上电，开启ALTERA烧写 软件，完成ALTERA公司PLD烧写；然后断电，拔下ALT邸烧写器2,插入XILINX烧写器3,上 电，开启XILINX烧写软件，完成XILINX公司PLD烧写，然后断电。要构建该套系统，就要采 购多种烧写器，提高了系统成本，占用了更多的接口；由于烧写过程中要插拔多次，容易出 错，无法实现烧写的无人值守，效率较低。
[0007] 计算机，通常都设置有25针D型并口，25针D型并口的针脚功能如下表。
[000引
【权利要求】
1. 一种PLD烧写系统，其特征在于，包括计算机、组合逻辑电路、被测板卡； 所述被测板卡，有多个PLD，每个PLD对应设置一 JTAG接口； 所述组合逻辑电路，包括一个或多个直通电路、多个=态缓冲器； 所述直通电路，用于直接进行逻辑电平转换； 所述=态缓冲器，当使能端有效时，进行正常逻辑状态输出，当使能端无效时，进入高 阻状态； 所述计算机的并口的非复用的针脚，通过一个直通电路接到被测板卡的一个PLD的 JTAG接口的一个针脚； 所述计算机的并口的复用的但仅用于输出的针脚，通过直通电路分别接到被测板卡的 多个PLD的JTAG接口的相应针脚； 所述计算机的并口的复用的而且用于输入及输出的针脚，或者复用的仅用于输入的针 脚，通过多个=态缓冲器分别接到被测板卡的多个PLD的JTAG接口的相应针脚或地。2. 根据权利要求1所述的PLD烧写系统，其特征在于， 所述组合逻辑电路，使用逻辑口或可编程器件实现。3. 根据权利要求1所述的PLD烧写系统，其特征在于， 所述直通电路，由两个顺序连接的缓冲器组成。4. 根据权利要求1所述的PLD烧写系统，其特征在于， 所述组合逻辑电路，通过并口下载线同计算机的25针D型并口连接。5. 根据权利要求1所述的PLD烧写系统，其特征在于， 所述计算机发出状态控制信号到各=态缓冲器的使能端，控制=态缓冲器进行正常逻 辑状态输出或进入高阻状态。6. 根据权利要求1所述的PLD烧写系统，其特征在于， 所述被测板卡，有两个PLD，一个ALTERA公司的一款PLD，另一个为XILINX公司的一款 PLD ； 所述组合逻辑电路，包括两个直通电路及两个=态缓冲器； 计算机的25针D型并口的3号针脚，通过一直通电路接ALTERA公司的该款PLD的对应 设置的JTAG 口的TMS线，并通过一直通电路接XI化IX公司的该款PLD的对应设置的JTAG 口的TCK线； 一个S态缓冲器，输出端接计算机的25针D型并口的11号针脚，输入端接ALTERA公 司的该款PLD的对应设置的JTAG 口的TDO线； 另一个=态缓冲器，输出端接计算机的25针D型并口的11号针脚，输入端接地； 两个=态缓冲器的使能端接状态控制信号。
【文档编号】G06F9-445GK204288204SQ201420701010
【发明者】宋宇, 张军委, 李爱芳 [申请人]苏州富欣智能交通控制有限公司