专利名称：使用有效数据传送格式的异步通信协议的制作方法
技术领域：
本发明的实施例涉及微处理器领域，更具体地说，涉及通信协议。
背景技术：
两个处理器或设备间的总线接口通常涉及以两个方向进行的数据传送。例如，在网络处理系统中，媒体处理器(media processor)可与主机处理器相连接，以接收和发送数据分组。数据传送可以是同步的或者是异步的。同步数据传送使发送处理器和接收处理器的速度同步。同步数据传送模式易于设计，但是不够灵活到适应不同的时钟速度或处理器操作频率。异步数据传送允许具有不同时钟频率的处理器彼此通信。
在以不同时钟频率操作的两个处理器间的现有异步接口具有许多缺点。首先，控制通路和数据通路相独立。这种独立禁止多个传送背对背地出现，从而减少了总线传送带宽。第二，每次使用在一端的不同处理器时，信号连通必须被重定义，从而引起了接口电路中的困难。
通过参考随后的描述以及附图，能够更好的理解本发明，其中所述附图用于举例说明本发明的实施例。在附图中图1是举例说明能够实施本发明一个实施例的系统图。
图2是举例说明依照本发明一个实施例的主方格式图。
图3是举例说明依照本发明一个实施例的从方格式图。
图4是举例说明依照本发明一个实施例执行主方写事务过程的流程图。
图5是举例说明依照本发明一个实施例执行主方读事务过程的流程图。
图6是举例说明依照本发明一个实施例执行从方事务过程的流程图。
图7是举例说明依照本发明一个实施例执行从方读事务过程的流程图。
具体实施例方式
本发明的实施例包括第一和第二存储元件。第一存储元件存储从以第一频率操作的第一处理器发送的请求信息。第一和第二处理器以不同的频率操作。请求信息根据请求格式来组织。第二存储元件响应请求信息存储由以不同于第一频率的第二频率操作的第二处理器发送的响应信息。响应信息根据响应格式来组织。
在随后的描述中，提出了许多具体的细节。然而，应该理解的是，本发明的实施例可以在没有这些具体细节的情况下实施。另外，为了不模糊对此说明的理解，故而没有示出众所周知的电路、结构以及技术。
图1是举例说明能够实施本发明一个实施例的系统100的图。系统100包括内部处理器110，内部处理器时钟112、内部存储器115、外部处理器120、外部处理器时钟122、外部存储器125、总线130和140、主方请求(MREQ)存储元件150、MREQ译码器155、主方响应(MRSP)存储元件160、从方请求(SREQ)存储元件170、SREQ译码器175、从方响应(SRSP)存储元件180以及地址指针190。
内部和外部处理器110和120可以是中央处理单元或任意类型体系结构的处理器，诸如嵌入式处理器、移动处理器、网络处理器、专用处理器、媒体处理器、微控制器、数字信号处理器、超标量计算机、向量处理器、单指令多数据(SIMD)计算机、复杂指令集计算机(CISC)、精简指令集计算机(RISC)、超长指令字(VLIW)或混合体系结构。内部和外部处理器110和120是总线主方，所述总线主方能够控制接口总线。术语“内部”和“外部”是相对于系统总线而使用的。在一个实施例中，内部处理器110是直接存储器存取(DMA)引擎，而外部处理器120是任意的外部总线主方。内部和外部处理器110和120经由总线130和140来互相通信。内部和外部处理器110和120以如下的不同或相同的频率、同步或异步地操作，所述频率是由内部和外部处理器时钟112和122来提供的。在一个实施例中，内部处理器110以高于外部处理器120的频率来操作，并且两个处理器异步通信。例如，内部处理器110可以是以112MHz操作的DMA引擎，而外部处理器120以33MHz操作。
通常，内部处理器110位于诸如网络处理器的系统处理单元中。网络处理器可以是与分组语音(VOP)网关相连接或相接口的媒体处理器。VOP网关可以与用于基于分组的数据通信的网际协议(IP)或异步传输模式(ATM)的网络相连，也可与用于传统语音通信的数字公共电话交换网络(PSTN)相连。IP/ATM网络可包括ATM交换机或IP路由器，以便接口到内部和外部处理器110和120中的一个。PSTN可与诸如传真机、电话等通信设备连接。内部处理器110接收并发送网络信息传输中的数据分组。数据分组可包含用于传输的任意类型的数据，诸如语音分组。外部处理器120是另一个处理器，用于处理从内部处理器110发送的数据分组，或者向内部处理器110发送分组数据或其他信息。外部处理器120可以是分组处理器，另外的网络处理器、入口处理器、出口处理器、结构接口处理器或任意其他的与内部处理器110通信的处理器。将内部处理器110指定为主方，并且将外部处理器120指定为从方。应该注意，术语“主方”和“从方”用于相对于这两个处理器的功能来区分它们。一个从方可以是能够控制系统总线的总线主方。
内部和外部存储器115和125分别可由内部和外部处理器110和120来访问。内部和外部存储器115和125可以是如下的任意类型的存储器，所述存储器可包含程序、数据、操作系统、设备驱动程序或任意其他信息。内部和外部存储器115和125还可以是大容量存储设备，诸如光盘(CD)ROM、数字化视频/多功能光盘(DVD)、软盘和硬盘，以及其他任意的磁或光存储设备。大容量存储设备提供用于读取机器可存取介质的装置。机器可存取介质可包含计算机可读程序代码以执行下文所描述的任务。
总线130允许内部处理器110访问存储元件150、160、170、180以及地址指针190。总线130可以是系统总线、局部总线或者是两者的组合。系统总线可以是诸如i960Jx外部接口的任意系统总线。同样地，总线140允许外部处理器120访问存储元件150、160、170、180以及地址指针190。总线140可以是系统总线、局部总线或者是两者的组合。
存储元件150、160、170和180形成了如下的缓冲器子系统，所述缓冲器子系统经由总线130和140与内部和外部处理器110和120相耦合。它们定义一总线接口以允许两个处理器110和120有效通信。它们还可以是能够存储信息的任意设备，诸如静态随机存取存储器(SRAM)以及动态RAM。在一个实施例中，存储元件150、160、170和180是异步先进先出(FIFO)设备。地址指针190包括用于存储元件150、160、170和180的读地址指针和写地址指针。地址指针190可由内部和外部处理器110和120访问。当存储元件150、160、170和180以FIF0来执行时，地址指针190可以位于它们的内部或集成到它们上。还存在与存储元件150、160、170和180相关的标志(未示出)，用来指示它们是空还是满。
MREQ和MRSP存储元件150和160与内部处理器110的功能性相关。SREQ和SRSP存储元件170和180与外部处理器120的功能性相关。MREQ存储元件150与内部和外部处理器110和120相耦合，以存储从内部处理器110发送的主方请求信息。主方请求信息根据主方请求格式来组织。MRSP存储元件160与内部和外部处理器110和120相耦合，以响应主方请求信息存储由外部处理器120发送的主方响应信息。主方响应信息根据主方响应格式来组织。同样的，SREQ存储元件170与内部和外部处理器110和120相耦合，以存储从外部处理器120发送的从方请求信息。从方请求信息根据从方请求格式来组织。SRSP存储元件180与内部和外部处理器110和120相耦合，以响应从方请求信息存储由内部处理器110发送的从方响应信息。从方响应信息根据从方响应格式来组织。
MREQ译码器155译码或转换从MREQ存储元件150读取的主方请求信息。译码后的信息由外部处理器120使用，以用于提供正确的响应。同样的，SREQ译码器175译码或转换从SREQ存储元件170读取的从方请求信息。译码后的SREQ信息由内部处理器110使用以提供正确的响应。
主方和从方请求和响应格式为内部和外部处理器110和120间的异步通信提供了有效协议。将控制和数据通路合并为一条通路，从而产生了更高的总线带宽。MREQ、MRSP、SREQ和SRSP存储元件150、160、170和180提供了用于存储或缓冲控制和数据信息的异步装置。
本发明一个实施例的元件可由硬件、固件、软件或它们的任意组合来实现。术语硬件通常指具有物理结构的元件，所述物理结构诸如电子的、电磁的、光的、光电的、机械的、电子机械部件等结构。术语软件通常指逻辑结构、方法、步骤、程序、例程、过程、算法、公式、函数、表达式等。术语固件通常指在硬件结构(例如，闪存、ROM、EROM)中执行或实施的逻辑结构、方法、步骤、程序、例程、过程、算法、公式、函数、表达式等。固件的例子可包括微码、可写控制存储器以及微编程结构。当在软件或固件中实现时，本发明的实施例的元件基本上是用于执行必要任务的代码段。软件/固件可包括实际代码，以实施在本发明一个实施例中描述的操作，或者包括仿真或模拟所述操作的代码。程序或代码段可存储在处理器或机器可存取介质中，或者以由载波形式表现的计算机数据信号或由载波调制的信号、在传输介质上发送。“处理器可读或可存取介质”或“机器可读或可存取介质”可包括能够存储、发送或传送信息的任意介质。处理器可读或机器可存取介质的例子包括电子电路、半导体存储器设备、只读存储器(ROM)、闪存、可擦写ROM(EROM)、软盘、光盘(CD)ROM、光盘、硬盘、光纤介质、射频(RF)链路等。计算机数据信号可包括能够在传输介质上传播的任意信号，所述传输介质诸如电子网络通道、光纤、空气、电磁、RF链路等介质。代码段可经由计算机网络下载，诸如通过因特网、内联网等。机器可存取介质可以表现为一种制造物品。机器可存取介质可包括如下的数据，当机器存取所述数据时，引起该机器执行在下文中所描述的操作。机器可存取介质还可包括在其中嵌入的程序代码。程序代码可包括用于执行在下文中所描述的操作的机器可读代码。术语“数据”在此指如下的任何类型的信息，所述信息为了机器可读的目的而被编码。因此，它可包括程序、代码、数据、文件等。
本发明实施例的所有或部分可由硬件、软件、固件或它们的任意组合来实现。所述硬件、软件或固件元件可具有多个相互耦合的模块。硬件模块通过机械、电子、光、电磁或任意物理连接与其他模块相耦合。软件模块通过函数、过程、方法、子程序或子程序调用、跳转、链接、参数、变量以及变元传递、函数返回等，与其他模块相耦合。将软件模块与其他模块相耦合，以便接收变量、参数、变元、指针等，和/或生成或传递结果、更新的变量、指针等。固件模块通过上述硬件和软件耦合方法的任意组合来与其他模块相耦合。硬件、软件或固件模块能够与其他硬件、软件或固件模块中的任意一个相耦合。模块还可以是软件驱动程序或接口，以用于与在平台上运行的操作系统相交互。模块还可以是硬件驱动器，以用于配置、建立、初始化、发送和接收往返于硬件设备的数据。设备可包括硬件、软件和固件模块的任意组合。
本发明的一个实施例可以描述为一如下的过程，所述过程通常作为流程图、流程框图、结构图或块图来描述。虽然流程图可以将操作过程描述为连续的过程，但是许多操作可以并行或并发地执行。此外，可以重新安排操作的顺序。当过程的操作完成时，可终止过程。一个过程可对应于方法、程序、步骤、加工或制造方法等。
图2是举例说明依照本发明一个实施例的主方格式200的图。主方格式200用于写入到MREQ存储元件150和MRSP存储元件160中的信息。主方格式200包括MREQ格式210和MRSP格式250。
当内部处理器110向图1所示的MREQ存储元件150写入时，使用MREQ格式210。MREQ格式210包括控制字段220和数据字段240。MREQ信息由内部处理器110压入MREQ存储元件150中，并且由外部处理器120弹出。
控制字段220包含将要由MREQ译码器155(图1)解释或译码的控制信息。控制字段220基本上表明如何使用数据字段240中的信息。控制字段220包含数据字段分类器230。还可以包括其他信息。数据字段分类器230指定数据写232、写请求234、读请求236以及外部地址238中的一个。由于存在4个分类器，因而数据字段分类器230可以使用2位来编码。例如，数据字段分类器230可以用00、01、10和11来为数据写232、写请求234、读请求236以及外部地址238编码。正如本领域技术人员所公知的，任意其他的编码方式都可以使用。
数据字段240依照控制字段220包含地址242、写数据244以及传送计数246中的一个。地址242对应于外部地址238。写数据244对应于数据写232。传送计数246对应于写请求234和读请求236中的一个。数据字段240具有与数据大小一致的字段宽度。在一个实施例中，数据字段240占据从0位到31位的32位字段宽度，而控制字段220占据32及33位。MREQ存储元件150(图1)由此具有34位的数据宽度。当控制字段220包含数据写232时，数据字段240包含写数据244。当控制字段220包含写请求234或读请求236时，数据字段240包含传送计数246。传送计数246表明将要由内部处理器110传送的字或传送的数目。当内部处理器110是DMA引擎时，这一传送计数是DMA计数。当控制字段220包含外部地址238时，数据字段240包含地址242。
MRSP格式250由MRSP存储元件160使用。MRSP格式250包含读数据字段260，所述读数据字段是仅由内部处理器110读取的数据。所读取的数据由外部处理器120压入并由内部处理器110弹出。
图3是举例说明依照本发明一个实施例示出的从方格式300的图。从方格式300用于写入到MREQ 150中的信息。从方格式300包括SREQ格式310以及SRSP格式350。
当外部处理器120向图1所示的SREQ存储元件170写入时，使用SREQ格式310。SREQ格式310包括控制字段320和数据字段340。SREQ信息由外部处理器120压入SREQ存储元件170中，并且由内部处理器110弹出。
控制字段320包含将要由SREQ译码器175(图1)解释或译码的控制信息。控制字段320基本上表明如何使用数据字段340中的信息并且提供其他控制信息。控制字段320包含预取指示器322、数据字段分类器324、字节允许分类器326以及配置数据指示器328。还可以包括其他信息。预取指示器322表明是否已经到达预取请求的末尾。预取请求338是对由外部处理器120预取的数据的请求。因为要提前提取多个存储单元并且将其在SRSP存储元件180中缓冲，故而预取操作允许外部处理器120是一个快速的从方。如果预取指示器322是有效的(例如，被设置为逻辑1)，那么外部处理器120就正请求一次预取。否则，如果预取指示器否定的(例如，被重置为逻辑0)，那么外部处理器120就正请求对单一字的单一读操作。数据字段分类器324指定数据写332、写请求334、读请求336以及预取请求338中的一个。由于存在4个分类器，因而数据字段分类器230可以使用2位加以编码。例如，数据字段分类器332可以用00、01、10和11为数据写332、写请求334、读请求336以及预取地址338来编码。正如本领域技术人员所公知的，任意其他的编码方式都可以使用。字节允许分类器326指定能够允许写数据的字节。通常，字节允许分类器326不经过SREQ译码器175而直接被传递到内部处理器110。配置数据指示器328表明数据字段340是否包含将由内部处理器110使用的配置数据。如果它是有效的，那么数据字段340包含配置数据。否则，它表明正常的数据请求。控制字段320的字段宽度足以适应所希望的大小。在一个实施例中，预取指示器322为占据32位的一位，数据字段分类器324为占据33到34位的两位，字节允许分类器326为占据35到38位的4位，配置数据指示器328为占据39位的一位。整个控制字段宽度是8位。
数据字段340依照控制字段320包含写数据342、写地址344、单一读地址346、起始预取地址348以及配置数据349中的一个。写数据342对应于数据写332。写地址344对应于写请求334。单一读地址346对应于读请求336。起始预取地址348对应于预取请求338，且配置数据349对应于配置数据指示器328。当数据字段分类器324包含数据写332时，数据字段340包含写数据342。当数据字段分类器324包含写请求334时，数据字段340包含写地址344。当数据字段分类器324包含读请求336并且预取指示器322是否定时，数据字段340包含单一读地址346。当数据字段分类器324包含预取请求338并且预取指示器322是有效时，数据字段340包含起始预取地址348。当配置数据分类器328是有效时，数据字段340包含配置数据349。在所述预取模式中，当外部处理器120想停止预取操作时，它生成事务结束(EOT)命令。这能够通过否定预取指示器322来执行。
SRSP格式350由SRSP存储元件180使用。SRSP格式350包含读数据字段360，所述读数据字段是将由外部处理器120读取的数据。所读取的数据由内部处理器110压入SRSP存储元件180，并由外部处理器120弹出。应该注意，如果存储元件150、160、170和180由FIFO来实现，那么压入操作暗示已经执行了对满状态的检查。如果FIFO是满的，那么将所述操作挂起，直到FIFO变为不满时为止。同样的，弹出操作暗示已经执行了对空状态的检查。如果FIF0是空的，那么弹出操作可被挂起，直到FIFO变为空时为止。
图4是举例说明依照本发明一个实施例执行主方写事务的过程400的流程图。
当“开始”时，过程400将控制字段中的写请求以及数据字段中的传送计数压入MREQ存储元件150中(框410)。然后，过程400将控制字段中的外部地址以及数据字段中的地址压入MREQ存储元件150中(框420)。接下来，过程400将控制字段中的数据写以及数据字段中的写数据压入MREQ存储元件150中(框430)。而后，过程400更新传送计数(框440)。通常，这包括使内部处理器110中的计数器减接下来，处理器400确定是否到达终止计数(框450)。通常，这通过检查计数器是否已经到达0来执行。DMA引擎通常生成表明传送计数器已经到达0的标志。如果终止计数还没有到达，那么过程400确定MREQ存储元件150是否为满(框460)。如果它是满的，表明外部处理器120还没有读取MREQ存储元件150中的信息，那么过程400返回到框460以等待外部处理器120。否则，它回到框430以继续数据写事务。如果终止计数已经到达，则过程400就被终止。
图5是举例说明依照本发明一个实施例执行的主方读事务的过程500的流程图。
当“开始”时，过程500将控制字段中的读请求以及数据字段中的传送计数压入MREQ存储元件150中(框510)。接下来，过程500将控制字段中的外部地址以及数据字段中的地址压入MREQ存储元件150中(框520)。然后，过程500确定MRSP存储元件是否为空(框530)。如果它为空，表明外部处理器120还没有写数据，那么过程500返回到框530，等待外部处理器120来响应。否则，过程500从MRSP存储元件160读取数据(框540)。
接下来，过程500更新计数器中的传送计数(框550)。通常，传送计数由内部处理器对其保持跟踪。然后，过程500确定终止计数是否已经到达(框560)。如果没有，则过程500回到框530以继续从MRSP存储元件160读取数据。否则，过程500就被终止。
图6是举例说明依照本发明一个实施例执行从方事务的过程600的流程图。
当“开始”时，过程600确定所希望的从方事务(框610)。如果所希望的是从方写事务，则过程600将控制字段中的写请求以及数据字段中的地址压入SREQ存储元件170中(框620)。然后，过程600将控制字段中的数据写和字节允许以及数据字段中的写数据压入SREQ存储元件170中(框630)，然后终止。如果所希望的是从方读事务，则过程600执行读事务(框640)，然后终止。读事务的细节在图7中描述。如果所希望的是总线配置事务，那么过程600将控制字段中的配置数据指示器以及数据字段中的配置数据压入SREQ存储元件170，然后终止(框650)。
图7是举例说明依照本发明一个实施例执行从方读事务的过程640的流程图。
当“开始”时，过程640确定所希望的是单一读还是预取(框710)。如果希望的是单一读，那么过程640将控制字段中的读请求以及数据字段中的单一地址压入SREQ存储元件170中(框720)。然后，过程640确定SRSP存储元件180是否为空(框730)。如果是，表明内部处理器110还未响应，那么过程640返回到框730，等待内部处理器110。否则，过程640从SRSP存储元件180读取数据(框740)然后终止。
如果希望的是一次预取，那么过程640将控制字段中的预取请求以及数据字段中的起始预取地址压入SREQ存储元件170中(框750)。然后，过程640确定SRSP存储元件180是否为空(框760)。如果是，则表明内部处理器110还未响应，那么过程640返回到框730，等待内部处理器110。否则，过程640从SRSP存储元件180读取数据(框770)。接下来，过程640确定是否所有预取的数据都已经被读取(框780)。如果没有，那么过程640返回到框760，以读取下一个预取数据。否则，过程640将控制字段中的预取指示器压入SREQ存储元件170中，以向内部处理器110通知事务的结束(框790)，然后终止。
虽然以多个实施例描述了本发明，但是本领域普通技术人员将能够意识到，本发明不限于所描述的实施例，而是能够依照在所附权利要求书的实质和范围中的修改和替代来实施。由此应将说明书视为举例说明而非限制。
权利要求
1.一种设备，包括第一存储元件，用于存储从以第一频率操作的第一处理器发送的请求信息，所述请求信息根据请求格式来组织；以及第二存储元件，用于响应所述请求信息存储由第二处理器发送的响应信息，所述第二处理器以不同于第一频率的第二频率操作，所述响应信息根据响应格式来组织。
2.如权利要求1所述的设备，其特征在于第一和第二存储元件中的一个是异步先进先出存储器。
3.如权利要求1所述的设备，进一步包括访问指针，用于指向第一和第二存储元件中的一个，所述访问指针可由第一和第二处理器来访问。
4.如权利要求1所述的设备，其特征在于所述请求格式包括数据字段和控制字段。
5.如权利要求4所述的设备，其特征在于所述控制字段包含至少一个数据字段分类器，所述数据字段分类器指定数据写、写请求、读请求以及外部地址中的至少一个。
6.如权利要求5所述的设备，其特征在于所述数据字段依照控制字段包含地址、写数据以及传送计数中的至少一个，所述地址对应于外部地址，所述写数据对应于数据写，所述传送计数对应于写请求和读请求中的一个。
7.如权利要求4所述的设备，其特征在于所述控制字段包含预取指示器、数据字段分类器、字节允许分类器以及配置数据指示器中的至少一个，所述数据字段分类器指定数据写、写请求、读请求以及预取请求中的至少一个。
8.如权利要求7所述的设备，其特征在于所述数据字段包含分别对应于数据写、写请求、读请求以及预取请求的写数据、写地址、单一读地址以及起始预取地址中的至少一个。
9.如权利要求1所述的设备，其特征在于所述第一和第二处理器中的一个是直接存储器存取(DMA)引擎和外部总线主方中的一个。
10.如权利要求1所述的设备，其特征在于所述响应格式包括读数据字段。
11.一种方法，包括在第一存储元件中存储请求信息，所述请求信息从以第一频率操作的第一处理器加以发送，并根据请求格式加以组织；以及响应所述请求信息，在第二存储元件中存储响应信息，所述响应信息由以不同于第一频率的第二频率操作的第二处理器加以发送，并根据响应格式加以组织。
12.如权利要求11所述的方法，其特征在于所述第一和第二存储器件中的一个是异步先进先出存储器。
13.如权利要求11所述的方法，进一步包括由访问指针来指向第一和第二存储元件中的一个，所述访问指针可由第一和第二处理器来访问。
14.如权利要求11所述的方法，其特征在于所述请求格式包括数据字段和控制字段。
15.如权利要求14所述的方法，其特征在于所述控制字段包含至少一个数据字段分类器，所述数据字段分类器指定数据写、写请求、读请求以及外部地址中的至少一个。
16.如权利要求15所述的方法，其特征在于所述数据字段依照控制字段包含地址、写数据以及传送计数中的至少一个，所述地址对应于外部地址，所述写数据对应于数据写，所述传送计数对应于写请求和读请求中的一个。
17.如权利要求14所述的方法，其特征在于所述控制字段包含预取指示器、数据字段分类器、字节允许分类器以及配置数据指示器中的至少一个，所述数据字段分类器指定数据写、写请求、读请求以及预取请求中的一个。
18.如权利要求17所述的方法，其特征在于所述数据字段包含分别对应于数据写、写请求、读请求以及预取请求的写数据、写地址、单一读地址以及起始预取地址中的至少一个。
19.如权利要求11所述的方法，其特征在于所述第一和第二处理器中的一个是直接存储器存取(DMA)引擎和外部总线主方中的一个。
20.如权利要求11所述的方法，其特征在于所述响应格式包括读数据字段。
21.一种系统，包括以不同频率操作的第一和第二处理器；一总线；以及一缓冲器子系统，它经由所述总线耦合到第一和第二处理器，所述缓冲器子系统包括第一存储元件，用于存储从第一处理器发送的请求信息，所述请求信息根据请求格式来组织，以及第二存储元件，用于响应所述请求信息存储由第二处理器发送的响应信息，所述响应信息根据响应格式来组织。
22.如权利要求21所述的系统，其特征在于第一和第二处理器中的一个是与分组语音(VOP)网关相接口的网络处理器。
23.如权利要求21所述的系统，其特征在于第一和第二处理器中的一个是与公共电话交换网络(PSTN)相接口的网络处理器。
24.如权利要求21所述的系统，其特征在于所述请求格式包括数据字段和控制字段。
25.如权利要求24所述的系统，其特征在于所述控制字段包含至少一个数据字段分类器，所述数据字段分类器指定数据写、写请求、读请求以及外部地址中的至少一个。
26.如权利要求25所述的系统，其特征在于所述数据字段依照控制字段包含地址、写数据以及传送计数中的至少一个，所述地址对应于外部地址，所述写数据对应于数据写，所述传送计数对应于写请求和读请求中的一个。
27.如权利要求24所述的系统，其特征在于所述控制字段包含预取指示器、数据字段分类器、字节允许分类器以及配置数据指示器中的至少一个，所述数据字段分类器指定数据写、写请求、读请求以及预取请求中的至少一个。
28.如权利要求27所述的系统，其特征在于所述数据字段包含分别对应于数据写、写请求、读请求以及预取请求的写数据、写地址、单一读地址以及起始预取地址中的至少一个。
29.如权利要求21所述的系统，其特征在于第一和第二处理器中的一个是直接存储器存取(DMA)引擎和外部总线主方中的一个。
30.如权利要求21所述的系统，其特征在于所述响应格式包括读数据字段。
31.一种制造物品，包括包括有如下数据的机器可存取介质，当机器访问所述数据时，引起机器执行以下操作，包括在第一存储元件中存储请求信息，所述请求信息从以第一频率操作的第一处理器发送，并根据请求格式来组织；以及响应所述请求信息，在第二存储元件中存储响应信息，所述响应信息由以不同于第一频率的第二频率操作的第二处理器发送，并根据响应格式来组织。
32.如权利要求31所述的制造物品，其特征在于第一和第二存储元件中的一个是异步先进先出存储器。
33.如权利要求31所述的制造物品，其特征在于当机器执行所述数据时，进一步引起机器执行以下操作，包括由访问指针来指向第一和第二存储元件中的一个，所述访问指针可由第一和第二处理器来访问。
34.如权利要求31所述的制造物品，其特征在于所述请求格式包括数据字段和控制字段。
35.如权利要求34所述的制造物品，其特征在于所述控制字段包含至少一个数据字段分类器，所述数据字段分类器指定数据写、写请求、读请求以及外部地址中的至少一个。
36.如权利要求35所述的制造物品，其特征在于所述数据字段依照控制字段包含地址、写数据以及传送计数中的至少一个，所述地址对应于外部地址，所述写数据对应于数据写，所述传送计数对应于写请求和读请求中的一个。
37.如权利要求34所述的制造物品，其特征在于所述控制字段包含预取指示器、数据字段分类器、字节允许分类器以及配置数据指示器中的至少一个，所述数据字段分类器指定数据写、写请求、读请求以及预取请求中的至少一个。
38.如权利要求37所述的制造物品，其特征在于所述数据字段包含分别对应于数据写、写请求、读请求以及预取请求的写数据、写地址、单一读地址以及起始预取地址中的至少一个。
39.如权利要求31所述的制造物品，其特征在于所述第一和第二处理器中的一个是直接存储器存取(DMA)引擎和外部总线主方中的一个。
40.如权利要求31所述的制造物品，其特征在于所述响应格式包括读数据字段。
全文摘要
本发明的实施例包括第一和第二存储元件。第一存储元件存储从以第一频率操作的第一处理器发送的请求信息。第一和第二处理器以不同频率操作。请求信息根据请求格式来组织。第二存储元件响应请求信息存储由以不同于第一频率的第二频率操作的第二处理器发送的响应信息。响应信息根据响应格式来组织。
文档编号G06F3/00GK1503153SQ20031011792
公开日2004年6月9日 申请日期2003年11月26日 优先权日2002年11月26日
发明者N·杜雷斯基, N 杜雷斯基, S·纳纳瓦蒂, 赏叩, S·乔哈里, C·格 申请人:英特尔公司