专利名称：多段式超频主机板及其控制方法
技术领域：
本发明涉及一种多段式超频主机板及其控制方法，特别是一种避免因工作时序不匹配造成系统不稳定的多段式超频主机板及其控制方法。
背景技术：
随着计算机技术的进步，计算机包括CPU、主机板、内存等等，在处理及运算速度也越来越快，但相对的处理速度越快的产品反应在价格上也相对的提高。然而，一项产品在应用时，在许多因素的考量下，并不会将其使用在产品的极限，换言之，即是产品应有更佳的应用空间，因此，开始有人利用超频的技术使得能以较低的价格并使计算机产品能发挥更大的效能。
请参照图1所示，以主机板为例，其主要包含有一中央处理单元11、一时序产生模块12、一北桥芯片组13，北桥芯片组13至少设置有一前端总线回路131及一快速外围连结接口总线回路132、以及一南桥芯片组14。其动作由中央处理单元11传送至少一时序控制信号S0至时序产生模块12，而使时序产生模块12分别输出第一时序信号CK0及第二时序信号CK1。第一时序信号CK0输入至中央处理单元11及北桥芯片组13的前端总线回路131，而第二时序信号CK1输入北桥芯片组13的快速外围连结接口总线回路132及南桥芯片组14。
现有的超频技术，可在中央处理单元11的容许范围内将第一时序信号CK0的频率提高但是不需提高第二时序信号CK1的频率，例如第一时序信号CK0可为FSB 200、FSB 201、FSB 202甚至可提升至FSB1200即工作频率为300MHz，但是此时的第二时序信号CK1仍然保持在PCIE 100的工作频率下，并不需要随着提高其工作频率。
此外，在英特尔(Intel)915(Grantsdale)北桥芯片组以及925(Alderswood)北桥芯片组之前的产品，只要超频的范围在中央处理单元所能承受的频率之下工作，则只要将中央处理单元与北桥芯片组之间的信息传输频率超频，而不需要将北桥芯片组与南桥芯片组及其外围的快速外围连结接口(如图1所示的S-PCIE-1～SPCIE-n以及N-PCIE)之间的信息传输频率超频，系统不会发生不稳定的情形。然而，在Intel 915及925北桥芯片组之后，当超频之后在第一时序信号CK0及第二时序信号CK1的工作频率之比超过一定的比值时，则会产生系统的不稳定。
近来，业者又发展出另一种超频的技术，请参照图1所示，其是在中央处理单元11的容许范围内将第一时序信号CK0的频率提高同时依据一个比例提高第二时序信号CK1的频率，例如第一时序信号CK0可为FSB 133MHz、FSB 137MHz、FSB 140MHz及FSB 150MHz，此时的第二时序信号CK1所对应的工作频率为PCIE 100MHz、或PCIE100MHz以上的工作频率。
如此，虽然可以解决在第一时序信号CK0及第二时序信号CK1的工作频率之比超过一定的比值时，造成工作时序不匹配，会产生系统的不稳定的情形，但，此种方式存在着另一问题，即是北桥芯片组与南桥芯片组及其外围的快速外围连结接口(如图1所示的S-PCIE-1～SPCIE-n以及N-PCIE)之间的信息传输频率，有一最高上限值，举例说明，当第二时序信号的值为PCIE 116MHz以上时，若第一时序信号再超频为FSB 160MHz，而第二时序信号的值如继续提升超过PCIE 116MHz时，此时与快速外围连结接口连接的接口，以及在前端总线回路131的信息传输频率与快速外围连结接口总线回路132的信息传输频率的传输频率比将无法相互匹配，进而造成系统的不稳定。
承上所述，因在Intel 915及925芯片组之后，第一时序信号及第二时序信号的工作频率之比超过一定的比值时，造成工作时序不匹配，会产生系统的不稳定，而无法将计算机产品发挥其最大效能。因此，如何使计算机产品发挥其最大效能，实乃当前主机板超频技术的重要课题之一。
发明内容
有鉴于上述课题，本发明的目的在于克服现有技术的不足与缺陷，提供一种避免因工作时序不匹配造成系统不稳定的多段式超频主机板及其控制方法。
为达上述目的，本发明提供一种多段式超频主机板，包含一中央处理单元、一芯片组及一时序比例控制信号产生模块。在本发明中，中央处理单元输出一时序控制信号；芯片组至少设有一前端总线回路、及一快速外围连结接口总线回路，其中前端总线回路与快速外围连结接口总线回路电连接，且前端总线回路与中央处理单元电连接；时序比例控制信号产生模块与芯片组电连接，时序比例控制信号产生模块产生一时序比例控制信号，时序比例控制信号输入至芯片组中，芯片组依据时序比例控制信号重新设定前端总线回路的信息传输频率与快速外围连结接口总线回路的信息传输频率的传输频率比。
另外本发明亦揭露一种多段式超频主机板控制方法，其有一中央处理单元、一时序产生模块、一时序比例控制信号产生模块、及一芯片组，该芯片组至少设有一前端总线回路、及一快速外围连结接口总线回路，该多段式超频主机板的控制方法包含产生一时序信息并将其输入至中央处理单元，以使中央处理单元依据时序信息传送一时序控制信号至时序产生模块；时序产生模块依据时序控制信号产生一第一时序信号及一第二时序信号，并分别将第一时序信号输入至中央处理单元及芯片组的前端总线回路，及将第二时序信号输入至芯片组的快速外围连结接口总线回路；产生一时序比例信息，并将其输入至时序比例控制信号产生模块中，以使时序比例控制信号产生模块依据时序比例信息产生一时序比例控制信号；将时序比例控制信号输入至芯片组中，以使芯片组依据时序比例控制信号重新设定前端总线回路的信息传输频率与快速外围连结接口总线回路的信息传输频率的传输频率比。
承上所述，因依本发明的多段式超频主机板，通过时序比例控制信号产生模块产生一时序比例控制信号至芯片组，使得芯片组依据时序比例控制信号改变其所认定的组态，因此可避免因工作时序不匹配，而产生系统的不稳定，使得计算机产品发挥其最大效能。
图1为显示现有超频主机板的示意图；图2为显示依本发明较佳实施例的多段式超频主机板的示意图；图3为显示依本发明较佳实施例的多段式超频主机板的另一示意图；图4为显示依本发明较佳实施例的多段式超频主机板控制方法的流程图。
图中符号说明11 中央处理单元12 时序产生模块13 北桥芯片组131 前端总线回路132 快速外围连结接口总线回路14 南桥芯片组S0时序控制信号CK0第一时序信号CK1第二时序信号21 中央处理单元
22 片组221 前端总线回路222 快速外围连结接口总线回路23 时序比例控制信号产生模块24 时序产生模块25 基本输出/输入系统模块26 南桥芯片组S1时序控制信号S2时序比例控制信号CK2第一时序信号CK3第二时序信号I1时序信息I2时序比例信息具体实施方式
以下将参照相关附图，说明依本发明较佳实施例的多段式超频主机板，其中相同的元件将以相同的参照符号加以说明。
请参照图2所示，本发明较佳实施例的多段式超频主机板，包含一中央处理单元21、一芯片组22、一时序比例控制信号产生模块23、一时序产生模块24、一基本输出/输入系统模块25。在本实施例中，中央处理单元21，输出一时序控制信号S1至时序产生模块24。
芯片组22，其至少设有一前端总线(FSB)回路221、及一快速外围连结接口(PCIE)总线回路222，其中前端总线回路221与快速外围连结接口总线回路222电连接，且前端总线回路221与中央处理单元21电连接，在本实施例中，芯片组22为北桥芯片组。
时序比例控制信号产生模块23，与芯片组22电连接，其产生一时序比例控制信号S2，时序比例控制信号S2输入至芯片组22中，芯片组22依据时序比例控制信号S2重新设定前端总线回路221的信息传输频率与快速外围连结接口总线回路222的信息传输频率的传输频率比。
时序产生模块24，其分别电连接于中央处理单元21与前端总线回路221及快速外围连结接口总线回路222，时序产生模块24分别输出一第一时序信号CK2及一第二时序信号CK3。在本实施例中，第一时序信号CK2输入至中央处理单元21及前端总线回路221，而第二时序信号CK3输入至快速外围连结接口总线回路222，其中，第一时序信号CK2的频率等于前端总线回路221的信息传输频率，而第二时序信号CK3的频率等于快速外围连结接口总线回路222的信息传输频率。
基本输出/输入系统模块25，分别与中央处理单元21及时序比例控制信号产生模块23电连接，基本输出/输入系统模块25分别输出一时序信息I1及一时序比例信息I2，在本实施例中，时序信息I1输入至中央处理单元21，中央处理单元21依据时序信息I1产生时序控制信号S1，另外，时序比例信息I2输入至时序比例控制信号产生模块23，时序比例控制信号产生模块23依据时序比例信息I2产生时序比例控制信号S2。在本实施例中，时序比例控制信号产生模块23中更包含有一比例对照表及至少一缓存器，在基本输出/输入系统模块25输出一时序比例信息I2至时序比例控制信号产生模块23时，将时序比例信息I2由比例对照表选取所对应的时序比例控制信号S2储存于缓存器中。
于本实施例中，本发明较佳实施例的多段式超频主机板更包含一南桥芯片组26，请参照图3所示，其分别与时序产生模块24及快速外围连结接口总线回路222电连接，并由时序产生模块24产生第二时序信号CK3输入至南桥芯片组26，而第二时序信号CK3的频率等于快速外围连结接口总线回路222与南桥芯片组26及其外围的快速外围连结接口(如图3所示的S-PCIE-1～SPCIE-n以及N-PCIE)之间的信息传输频率。
为使本发明的内容更容易理解，以下将举一实例，以说明依本发明较佳实施例的多段式超频主机板控制方法的流程。
请参照图4并搭配图3所示，依本发明较佳实施例的多段式超频主机板控制方法，其中多段式超频主机板包含有一中央处理单元21、一芯片组22，芯片组22至少设有一前端总线回路221、及一快速外围连结接口总线回路222、一时序比例控制信号产生模块23、一时序产生模块24、一基本输出/输入系统模块25、及一南桥芯片组26，多段式超频主机板的控制方法包含以下步骤产生一时序信息I1并将其输入至中央处理单元21，以使中央处理单元21依据时序信息I1传送一时序控制信号S1至时序产生模块24，时序信息I1由基本输出/输入系统模块25输出至中央处理单元21，在本实施例中，时序信息I1为FSB 140规格的信息。
时序产生模块24依据时序控制信号S1产生一第一时序信号CK2及一第二时序信号CK3，并分别将第一时序信号CK2输入至中央处理单元21及芯片组22的前端总线回路221，及将第二时序信号CK3输入至芯片组22的快速外围连结接口总线路2222，在本实施例中芯片组22为北桥芯片组，而第一时序信号CK2为FSB 140规格的频率信号而第二时序信号CK3则为PCIE 108规格的频率信号。
产生一时序比例信息I2，并将其输入至时序比例控制信号产生模块23中，以使时序比例控制信号产生模块23依据时序比例信息I2产生一时序比例控制信号S2，时序比例信息I2由基本输出/输入系统模块25输出至时序比例控制信号产生模块23，在本实施例中，时序比例控制信号为4∶3的信号。
将时序比例控制信号S2输入至芯片组22中，以使芯片组22依据时序比例控制信号S2重新设定前端总线回路221的信息传输频率与快速外围连结接口总线回路22的信息传输频率的传输频率比，在本实施例中，前端总线回路221的信息传输频率与快速外围连结接口总线回路22的信息传输频率的传输频率比的比值为4∶3，此比例为Intel915及Intel 925芯片组所认定的比例。
在本实施例中，第一时序信号CK2为FSB 140规格的频率等于前端总线回路221的信息传输频率，而第二时序信号CK3为PCIE 108规格的频率等于快速外围连结接口总线回路222与南桥芯片组26及其外围的快速外围连结接口(如图2所示的S-PCIE-1～SPCIE-n以及N-PCIE)之间的信息传输频率。
另外，在本实施例中，时序信息I1若为FSB 170规格的信息，则时序比例控制信号产生模块23接收到另一时序比例信息I2，此时，因为依照原始4∶3的比例时PCIE的规格会超出规范，因此，时序比例控制信号产生模块23即产生另一时序比例控制信号S2为2∶1的信号，并将其输出至芯片组22，芯片组22则将前端总线回路221的信息传输频率与该快速外围连结接口总线回路222的信息传输频率的传输频率比设定为2∶1，然后，时序产生模块24分别输出另一第一时序信号CK2为FSB 170规格的频率信号以及另一第二时序信号CK3为PCIE 85规格的频率信号，于此，主机板的工作时序可以匹配，则不会造成因工作时序不匹配所产生的系统不稳定的情形。
承上所述，于本发明的多段式超频主机板控制方法中，第一时序信号CK2可为FSB 133、FSB 137、FSB 140、FSB 150、FSB 160、FSB170、FSB 180、FSB 190、及FSB 200等等的规格，而与其相对应的第二时序信号CK3可为PCIE 100、PCIE 100、PCIE 108、PCIE 116、PCIE 82.5、PCIE 85、PCIE 90、PCIE 95、及PCIE 100等等的规格。由上述的比例关系可观察出，在FSB 150及PCIE 116的规格之前，第一时序信号CK2与第二时序信号CK3的比值约为4∶3，当FSB的规格到达FSB 160时，其第一时序信号CK2与第二时序信号CK3的比值则转换为2∶1，使得PCIE的规格仍在规范内。当然，第一时序信号CK2与第二时序信号CK3的比例关系亦可随实际情况做适当的调整。
综上所述，因本发明的多段式超频主机板及其控制方法依据时序信息所给定的规格来输出所需要的时序信号，另外增加一时序比例控制信号产生模块，设定芯片组所认定的比例组态，因此可避免因工作时序不匹配，而产生系统的不稳定，使得计算机产品发挥其最大效能。
以上所述仅为举例性，而非为限制性。任何未脱离本发明的精神与范畴，而对其进行的等效修改或变更，均应包含于权利要求书的范围中。
权利要求
1.一种多段式超频主机板，其特征在于，包含一中央处理单元，输出一时序控制信号；一芯片组，其至少设有一前端总线回路、及一快速外围连结接口总线回路，其中该前端总线回路与该快速外围连结接口总线回路电连接，且该前端总线回路与该中央处理单元电连接；以及一时序比例控制信号产生模块，与该芯片组电连接，其产生一时序比例控制信号，该时序比例控制信号输入至该芯片组中，该芯片组依据该时序比例控制信号重新设定该前端总线回路的信息传输频率与该快速外围连结接口总线回路的信息传输频率的传输频率比。
2.如权利要求1所述的多段式超频主机板，其中，该多段式超频主机板更包含一时序产生模块，其分别电连接于该中央处理单元与该前端总线回路及该快速外围连结接口总线回路，该时序产生模块分别输出一第一时序信号及一第二时序信号。
3.如权利要求2所述的多段式超频主机板，其中，该第一时序信号输入至该中央处理单元及该前端总线回路，该第一时序信号的频率等于该前端总线回路的信息传输频率。
4.如权利要求2所述的多段式超频主机板，其中，该第二时序信号输入至该快速外围连结接口总线回路，该第二时序信号的频率等于该快速外围连结接口总线回路的信息传输频率。
5.如权利要求1所述的多段式超频主机板，其中，该多段式超频主机板更包含一基本输出/输入系统模块，该基本输出/输入系统模块分别与该中央处理单元及该时序比例控制信号产生模块电连接，该基本输出/输入系统模块分别输出一时序信息及一时序比例信息。
6.如权利要求5所述的多段式超频主机板，其中，该时序信息输入至该中央处理单元，该中央处理单元依据该时序信息产生该时序控制信号。
7.如权利要求5所述的多段式超频主机板，其中，该时序比例信息输入至该时序比例控制信号产生模块，该时序比例控制信号产生模块依据该时序比例信息产生该时序比例控制信号。
8.如权利要求1所述的多段式超频主机板，其中，该芯片组为北桥芯片组。
9.一种多段式超频主机板控制方法，其中该多段式超频主机板包含有一中央处理单元、一时序产生模块、一时序比例控制信号产生模块、及一芯片组，该芯片组至少设有一前端总线回路、及一快速外围连结接口总线回路，其特征在于，该多段式超频主机板的控制方法包含以下步骤产生一时序信息并将其输入至该中央处理单元，以使该中央处理单元依据该时序信息传送一时序控制信号至该时序产生模块；该时序产生模块依据该时序控制信号产生一第一时序信号及一第二时序信号，并分别将该第一时序信号输入至该中央处理单元及该芯片组的该前端总线回路，及将该第二时序信号输入至该芯片组的该快速外围连结接口总线回路；产生一时序比例信息，并将其输入至该时序比例控制信号产生模块中，以使该时序比例控制信号产生模块依据该时序比例信息产生一时序比例控制信号；以及将该时序比例控制信号输入至该芯片组中，以使该芯片组依据该时序比例控制信号重新设定该前端总线回路的信息传输频率与该快速外围连结接口总线回路的信息传输频率的传输频率比。
10.如权利要求9所述的多段式超频主机板控制方法，其中，该多段式超频主机板更包含有一基本输出/输入系统模块并分别输出该时序信息及该时序比例信息，该时序信息输入至该中央处理单元，该时序比例信息输入至该时序比例控制信号产生模块。
全文摘要
本发明涉及一种多段式超频主机板，包含一中央处理单元、一芯片组及一时序比例控制信号产生模块，中央处理单元，输出一时序控制信号；芯片组，其至少设有一前端总线回路、及一快速外围连结接口总线回路，其中该前端总线回路与该快速外围连结接口总线回路电连接，且该前端总线回路与该中央处理单元电连接；时序比例控制信号产生模块，与该芯片组电连接，其产生一时序比例控制信号，该时序比例控制信号输入至该芯片组中，该芯片组依据该时序比例控制信号重新设定该前端总线回路的信息传输频率与该快速外围连结接口总线回路的信息传输频率的传输频率比。
文档编号G06F1/10GK1707388SQ200410049358
公开日2005年12月14日 申请日期2004年6月11日 优先权日2004年6月11日
发明者张凯舜 申请人:华硕电脑股份有限公司