专利名称：基于usb的可重构密码协处理器的板级验证电路的制作方法
技术领域：
本实用新型涉及一种验证电路，具体地说，是涉及一种基于USB的可重构密码协处理器的板级验证电路。
背景技术：
随着计算机和通讯网络的迅速普及与发展，信息安全问题也日益尖锐，如何保证信息的安全已经成为人们所必须面对的问题。保证信息安全的一个最基本也是最有效的措施是对信息进行密码变换。密码芯片是构成密码系统的核心部件，所以密码芯片的安全性、功能和性能，从根本上决定了密码系统的安全性、功能和性能，因此密码芯片的研究与开发是信息安全领域中重中之重的部分。
目前，国内外各种密码设备中使用的密码芯片大都是针对特定密码算法设计的，这种密码芯片(可称为专用密码芯片)的优点是加密、解密的速度快，但同时也存在许多问题和隐患，首先，专用密码芯片所实现的密码算法是固定的、不可更改的；其次，专用密码芯片所实现的密码算法在芯片的设计和生产过程中是已知的，这样就大大增加了密码系统的不安全因素。
发明内容
本实用新型为了克服现有技术中因专用密码芯片算法固定而引起的系统不安全问题，提出了一种基于自行设计的可重构密码协处理器，为了验证此可重构密码协处理器设计技术的可行性和准确性，本实用新型提供了一种基于USB的可重构密码协处理器的板级验证电路。此电路为可重构密码协处理器提供了一个验证与测试平台，极大地提高了电路设计的可靠性和流片的成功率，降低了开发成本。
为了解决上述技术问题，本实用新型通过以下技术方案予以实现一种基于USB的可重构密码协处理器的板级验证电路，包含有主机和USB接口、USB接口电路、下载电缆和可编程阵列电路，所述USB接口电路分别与主机上的USB接口和可编程阵列电路相连，实现了主机与可编程阵列电路之间的数据通信；所述的下载电缆分别连接主机和可编程阵列电路，将主机中生成的布局布线后的设计文件下载到可编程阵列电路中。
其中，所述的USB接口电路采用一USB控制处理芯片FT245BM实现；所述的可编程阵列电路采用一现场可编程门阵列芯片FPAG实现。
在所述的验证电路中还包含有三组开关稳压电源电路，将输入的12V直流供电分别转化为5V、3.3V和1.8V直流电，为所述的USB接口电路、下载电缆和可编程阵列电路提供直流供电；其中，所述的开关稳压电源电路主要由脉宽调制开关电源控制器、储能电感和续流二极管组成，脉宽调制开关电源控制器的输入端经储能电感与所述的12V直流供电端相连，将其转换成5V直流电由输出端经储能电感输出，此外，所述输出端还通过续流二极管接地。
与现有技术相比，本实用新型的优点和积极效果是本实用新型通过采用USB接口电路、下载电缆和可编程阵列电路为可重构密码协处理器提供了一个验证与测试的平台，它能够方便地对可重构密码协处理器的逻辑设计模型进行功能验证与测试，便于在正式流片之前发现可重构密码协处理器设计中存在的问题并及时修改，因此能够极大地提高电路设计的可靠性和流片的成功率，降低了开发成本，为基于可重构密码协处理器的加/解密设备的开发奠定了坚实的基础。
图1是本实用新型基于USB的可重构密码协处理器的板级验证电路的结构框图；图2是本实用新型板级验证电路的具体电路连接图。
具体实施方式
以下结合附图和具体实施方式
对本实用新型做进一步详细的说明。
本实用新型是基于自行设计的可重构密码协处理器芯片的板级验证系统。可重构密码协处理器芯片的技术方案是系统内部的逻辑电路能够根据不同密码算法的需求重新组织，构成不同的电路结构，实现不同的功能，从而能够灵活、快速地实现多种不同的密码算法，解决了专用密码芯片的缺点和不足。
为了验证可重构密码协处理器设计技术的可行性和正确性，本实用新型专门设计了此验证电路，它主要包括USB接口芯片、下载电缆和可编程阵列电路，其连接关系参见图1所示。其中，USB接口芯片采用一USB控制处理芯片FT245BM实现、可编程阵列电路采用一现场可编程门阵列芯片FPAG实现，完成可重构密码协处理器的功能。
其实现过程为第一步，计算机通过USB接口建立与USB控制处理芯片FT245BM和现场可编程门阵列芯片FPGA的通讯，可重构密码协处理器的集成电路设计代码经过综合/布局布线后生成bit文件，经由下载电缆传递到现场可编程门阵列芯片FPGA中，对其进行编程，此时，可编程门阵列芯片FPGA即相当于可重构密码协处理器，实现了其功能；第二步，计算机通过USB接口和USB控制处理芯片FT245BM向可重构密码协处理器(由FPGA芯片实现)输入指令配置文件，完成可重构密码协处理器的指令装载；第三步，计算机通过USB接口和USB控制处理芯片FT245BM向可重构密码协处理器输入密钥，完成可重构密码协处理器密钥的计算和装载；第四步，计算机通过USB接口和USB控制处理芯片FT245BM向可重构密码协处理器输入需要进行加解密的数据，完成数据装载；第五步，可重构密码协处理器进行数据的加解密运算；第六步，计算机通过USB接口接收可重构密码协处理器输出的加解密数据；第七步，由计算机对输出的加解密数据与软件加解密的数据进行比较，从而验证可重构密码协处理器工作的正确性。
图2是本实用新型基于USB的可重构密码协处理器的板级验证系统的具体电路连接图。其中，USB控制处理芯片FT245BM通过其USBDM和USBDP端分别与USB接口的2、3端相连，其数据传输端D0～D7与可编程门阵列芯片FPGA的数据端D0～D7相连，实现主机与FPGA芯片之间的数据传输。此外，所述的USB控制处理芯片FT245BM还包含有接收、发送信号端RXF、TXE，分别与可编程门阵列芯片FPGA的接收、发送信号端RX、TX相连，控制芯片间数据的收发控制。
下载电缆H5通过TMS、TDO、TDI、TCK端与可编程门阵列芯片FPGA相连，实现对其编程，完成可重构密码协处理器的加/解密功能。在可编程门阵列芯片FPGA中还包含有一编程控制端PROGRAM，它一方面通过电阻R3与3.3V直流电源相连，另一方面经一开关S1接地，当开关S1闭合时，编程控制端PROGRAM接地，程序下载结束，可编程门阵列芯片FPGA处于指令执行状态。
在此验证电路中，还包含有三组开关稳压电源N1～N3，第一组N1由脉宽调制开关电源控制器LM2596S-5.0、储能电感L1～L3和续流二极管VD2等元器件组成，将输入的12V直流供电转换成稳定的5V直流电输出；第二组N2和第三组N3开关电源分别将5V直流电转换成1.8V和3.3V直流电为上述的USB控制处理芯片FT245BM、下载电缆H5和可编程门阵列芯片FPGA提供其工作所需的电源供电。时钟模块CLKREN与可编程门阵列芯片FPGA的时钟信号端CLK相连，为加解密系统提供稳定的工作时钟，其时钟频率为18.432MHz。
其具体实施步骤是1、在可重构密码协处理器中专门设计与USB控制处理芯片FT245BM的通讯协议和通讯界面，通过读、写控制信号WE和RE与FT245BM芯片中的接收、发送信号RX、TX，建立其之间的通讯；2、可重构密码协处理器的集成电路设计代码经过综合/布局布线后生成bit文件，经由下载电缆H5编程到可编程门阵列芯片FPGA中；3、PC机通过USB端口和FT245BM芯片向编程后的FPGA芯片加载密码程序、种子密钥；4、PC机通过USB端口和FT245BM芯片向编程后的FPGA芯片加载加/解密数据，启动加/解密自动执行过程，进行数据的加解密；5、加解密后的数据经过FT245BM芯片和USB接口输出给PC机；6、将加解密结果与计算机软件计算的结果进行比较，检验重构密码协处理器芯片的工作是否正确。
在测试过程中为了保证科学性和合理性，种子密钥和明/密文输入均采用伪随机数程序产生，而且对每种算法都用大量的数据进行测试，测试结果全部正确。现已在该系统上成功地实现了DES、IDEA、AES、Gifford、Geffe五种典型的密码算法，系统的实测加密/解密速度可达268KByte/S以上。
本实用新型通过以上电路结构实现了对可重构密码协处理器功能的验证，为加/解密设备的开发奠定了坚实的基础。当然，上述说明并非是对本实用新型的限制，本实用新型也并不仅限于上述举例，本技术领域的普通技术人员在本实用新型的实质范围内所做出的变化、改型、添加或替换，也应属于本实用新型的保护范围。
权利要求1.一种基于USB的可重构密码协处理器的板级验证电路，包含有主机和USB接口，其特征在于在所述的验证电路中还包含有一USB接口电路、下载电缆和可编程阵列电路，所述USB接口电路分别与主机上的USB接口和可编程阵列电路相连，实现了主机与可编程阵列电路之间的数据通信；所述的下载电缆分别连接主机和可编程阵列电路，将主机中生成的布局布线后的设计文件下载到可编程阵列电路中。
2.根据权利要求1所述的基于USB的可重构密码协处理器的板级验证电路，其特征在于在所述的验证电路中还包含有三组开关稳压电源电路，将输入的12V直流供电分别转化为5V、3.3V和1.8V直流电，为所述的USB接口电路、下载电缆和可编程阵列电路提供直流供电。
3.根据权利要求2所述的基于USB的可重构密码协处理器的板级验证电路，其特征在于所述的开关稳压电源电路主要由脉宽调制开关电源控制器、储能电感和续流二极管组成，其中，脉宽调制开关电源控制器的输入端经储能电感与所述的12V直流供电端相连，将其转换成5V直流电由输出端经储能电感输出，此外，所述输出端还通过续流二极管接地。
4.根据权利要求1或2所述的基于USB的可重构密码协处理器的板级验证电路，其特征在于所述的USB接口电路采用一USB控制处理芯片FT245BM实现；所述的可编程阵列电路采用一现场可编程门阵列芯片FPAG实现。
专利摘要本实用新型公开了一种基于USB的可重构密码协处理器的板级验证电路，它通过采用USB接口电路、下载电缆和可编程阵列电路为可重构密码协处理器提供了一个验证与测试的平台，能够方便地对可重构密码协处理器的逻辑设计模型进行功能验证与测试，便于在正式流片之前发现可重构密码协处理器设计中存在的问题并及时修改，因此能够极大地提高电路设计的可靠性和流片的成功率，降低了开发成本，为基于可重构密码协处理器的加/解密设备的开发奠定了坚实的基础。
文档编号G06F11/26GK2676290SQ20042003827
公开日2005年2月2日 申请日期2004年2月8日 优先权日2004年2月8日
发明者缪建兵, 丁勇, 曲英杰, 战嘉瑾, 何云鹏, 刘志恒, 陈永强, 王瑞冰, 张世友 申请人:海信集团有限公司