专利名称：最佳ic性能的实时自适应控制的制作方法
技术领域：
本发明涉及对于最佳集成电路(IC)性能的实时自适应控制、一种具有此类控制的IC以及一种用于执行此类控制的控制器。
由于亚微米技术无法维持恒定的工艺容差，所以对于工艺和光刻变异性的设计技术提出了严峻的挑战。由于诸如沟道长度、阈值电压、薄氧化物厚度以及互连尺寸之类的基本参数的变化远超过可接受的极限，所以新的电路拓扑、逻辑和布局优化必须考虑信号和电源噪声、热梯度、EMI以及衬底耦合。
在这一焦点领域的研究工作深入钻研了合并用于最小化工艺和光刻变异性以及改进定时和信号完整性闭合的实时自适应方案。虽然工艺范围被严格控制，但是其对电路设计和行为的影响却越来越大。举例来说，虽然之前相对于450mV的标称阈值电压Vt的100mV的变化不是很严重，但是在亚微米技术中，350mV的标称阈值电压Vt的100mV的变化可能使得电路设计变得很困难。
在针对可制造性方案的传统设计中，当准备好布局时执行一个可制造性分析。如果运转收益(operational yield)不够高，则执行一个诊断来校正所述工艺或者设计。从此类分析中得到的经验向电路设计阶段提供了一个直接反馈路径(通常以可制造性设计(DfM)指南的方式)，以用于未来的集成电路(IC)实现。
上述方法有几个缺陷。其中最严重的是DfM在设计阶段出现得太晚；由于DfM以指南的方式出现所以它较为被动；以及所述DfM对于新的深亚微米技术来说可能不实际。
为了克服这些限制，需要在完成IC之前合并针对电路性能和可制造性(DfPM)的设计动作。这种设计动作旨在实现能够获得所需的电路可制造性和性能的电路设计技术。
US 2002/0131314描述了一种通过保护电特性和稳定性免于改变(尽管在制造工艺条件和操作条件中出现偏差或变化)而具有高稳定性和改进的可靠性的半导体设备。为了达到该目的，根据制造工艺条件和操作条件中的偏差或变化来控制合并在半导体设备中的电路的操作电压和/或操作电流。所述半导体芯片包括一个控制电路和一个半导体设备固有的内部电路。所述控制电路被提供来根据制造工艺条件和半导体设备的操作条件中的偏差产生控制信号或者受控内部电压。可以将所述内部电路的特性保持成与制造工艺条件和操作条件具有预定的恒定关系。可以将该内部电路分成几个电路，其中每个电路都配备有对应的控制电路。在这种情况下，可以针对实现所分开的电路的各单独功能的最佳操作特性来进行控制。
本发明的一个目的是提供一种集成电路，该集成电路在速度和功率方面优选地独立于制造工艺条件和操作条件中的偏差和变化而具有全局受保证的性能级别。
该目的是通过根据本发明的方法和设备而实现的。
根据本发明的一个方面，在局部基础上实施所述自适应行为。所述系统被分割成不同的岛(island)。每个所述岛可以被包含在三阱CMOS技术中的隔离的第三阱中。三阱CMOS技术允许将第一类型的阱(例如P阱)放置在第二类型的阱(例如N阱)的内部，从而三种类型的阱结构第一类型的简单阱，第二类型的简单阱，以及第三类型的阱，所述第三类型的阱包括第二类型的深阱内部的第一类型的阱。第三类型的阱可用于通过第二类型的深阱和衬底之间的反向偏压而将其内部的电路与芯片上的其它部分隔离开来。每个阱都被控制，并且其工作条件根据某些参数而被修改。芯片的剩余部分也根据其它参数而被控制。这要求每个阱具有一个局部控制器，该局部控制器与一个全局控制器进行通信。主要的控制参数例如是电源电压、阈值电压和时钟频率。
本发明提供一种集成电路，该集成电路包括多个计算岛。每个计算岛可以包括至少一个处理核心或模块。每个计算岛操作在一个或多个效用值(utility value)下，并且第一计算岛的至少一个效用值不同于第二计算岛的相应效用值。所述集成电路配备有监控装置以用于监控与该集成电路的工作条件相关的至少一个工作参数，并且至少两个计算岛配备有局部控制设备，以用于根据所监控的至少一个工作参数来为至少一个计算岛独立地调谐至少一个效用值。根据本发明，所述局部控制设备配备有用来与全局控制器进行通信的通信装置，以便获得该集成电路的预设性能级别。本发明的一个优点在于，所述控制方式使得IC具有整体最佳性能，这是通过局部控制多个岛而实现的。因此从整体性能来看，IC的整体性能是最佳的，同时每个岛的性能尽可能最佳。
所述一个或多个效用值可以包括电源电压Vdd、晶体管阈值电压Vt或者时钟频率ck当中的一个或多个。晶体管电压Vt可以由计算岛中的某些晶体管(例如所述处理核心或模块的晶体管)的体电压(bulkvoltage)确定。与集成电路的全局工作条件相关的所述至少一个工作参数可以包括电路动作、电路延迟、电源噪声、逻辑噪声边界值、阈值电压值或者时钟频率值当中的至少一个。所述预设性能级别可以与集成电路的功率消耗或速度当中的任一个相关或者与二者都相关。
每个计算岛可以被放置在三阱CMOS技术的隔离的第三阱中。
根据本发明的集成电路还包括用于在各计算岛之间进行接口的至少一个接口岛，由于各计算岛操作在不同的效用值之下，所以两个计算岛之间的直接接口可能导致信号完整性方面的问题。接口岛可以包括至少一个电压电平偏移设备，以便将电压电平从一个计算岛转换到另一个计算岛。接口岛还可以包括用于岛内通信的FIFO。
可以在三阱CMOS技术的公共第三阱或衬底中放置至少两个接口岛。优选地，所有接口岛都被放置在三阱CMOS技术的同一公共第三阱中。
计算岛还可以包括一个调节器(actuator)，用于调谐一个受监控的效用值调节闭环系统中的效用值。计算岛还可以包括一个局部监控装置，用于监控该计算岛的局部工作参数。
根据本发明的集成电路还可以包括参考装置，用于将一个电源电压参考值Vdd和/或一个体电压参考值VB施加到至少两个计算岛。该参考装置可以包括一个DC-DC转换器。
本发明还提供一种用于对包括多个计算岛的集成电路的至少一个效用值进行实时调谐的方法。每个计算岛可以包括至少一个处理核心或模块。每个计算岛操作在一个或多个效用值下，并且第一计算岛的至少一个效用值不同于第二计算岛的相应效用值。至少两个计算岛配备有局部控制设备，以用于为至少一个计算岛独立地调谐至少一个效用值。所述方法包括监控与所述集成电路的工作条件相关的至少一个工作参数；基于所监控的至少一个工作参数，借助于所述至少一个计算岛的局部控制器独立地调谐该至少一个计算岛的至少一个效用值；以及借助于一个全局控制器来控制各计算岛的局部控制器，以便获得该集成电路的一个预设性能级别。
所述一个或多个效用值可以包括电源电压Vdd、晶体管阈值电压Vt或者时钟频率ck当中的一个或多个。所述至少一个工作参数可以包括电路动作、电路延迟、电源噪声、逻辑噪声边界值、阈值电压值或者时钟频率值当中的至少一个。所述预设性能级别可以与集成电路的功率消耗或速度当中的任一个相关或者与二者都相关。
可以通过改变一个计算岛(例如在所述处理核心或模块中)的某些晶体管的体电压VB来执行对所述效用值的调谐。
可以基于不同于其标称值的效用值来设计所述集成电路；这称作降级设计(derated design)。
下面将参照结合附图进行的具体描述来阐明本发明的这些和其它特性、特征和优点，所述附图以举例的方式说明了本发明的原理。下面的描述是示例性的，而不限制本发明的范围。下面引用的附图标记请参看附图。
图1说明了根据本发明一个实施例的方法的设计可能性跨度。
图2说明了将元件群集成计算岛和接口岛的概念。
图3是根据本发明的计算岛的一个实施例的示意框图。
图4说明了根据本发明一个实施例的SoC实现设备的实施例。
图5针对0.09微米CMOS技术的11个倒相器的延迟线电路说明了iso功率域上的功率-延迟iso梯度轮廓曲线。
图6说明了根据本发明一个实施例的局部控制器的状态图。
图7说明了根据本发明一个实施例的局部控制器中的延迟检查的状态图。
图8说明了根据本发明一个实施例的局部控制器中的功率检查的状态图。
图9是最速下降(steepest descent)的一般电路图。
图10说明了根据本发明一个实施例的晶体管阈值电压适配。
在不同附图中，相同的附图标记指代相同或类似的元件。
下面将针对特定实施例并参照特定附图来描述本发明，但是本发明不限于此，而是仅由所附权利要求书限定。所述附图仅仅是示意性的，而不是限制性的。在附图中，为了说明的目的可能夸大了某些元件的尺寸而没有按比例绘出。用在本说明书和权利要求书中的“包括”一词不排除其它元件或步骤。除非特别声明，否则当所用的非限定性或限定性冠词指的是单数(例如“一个”、“该”)时，也包括复数。
说明书和权利要求书中的术语“第一”、“第二”、“第三”等被用于区分相似的元件，而不必描述连续的或时间上的顺序。应该理解，在适当环境下，所用的这些术语是可以互换的，并且这里描述的本发明的各实施例能够以与本文所述或所示不同的其它序列操作。
根据本发明，对例如是一个核心(或者知识产权(IP)模块)或者芯片上系统(SoC)的集成电路(IC)进行适配，以便保证特定的性能级别。在下文中，“芯片”一词将被用于描述以下各项中的任意一个IP模块，系统上芯片，集成电路...。“特定性能级别”意味着在速度和功率消耗中的任一方面或者在这两方面以特定操作约束操作，或者操作来获得特定性能。可以通过改变任一个芯片效用值(诸如电源电压或电流、晶体管阈值电压或者频率)来修改芯片的工作条件，从而实现上面的操作。根据本发明，这种自适应行为不是在全局基础上进行的，而是局部地实现的。优选地，将芯片分割成不同的岛，例如IP中的逻辑以及SoC中的IP。优选地，每个岛被包含在三阱CMOS技术的隔离的第三阱(例如深N阱)中。芯片定时闭合所需的所有逻辑(诸如用于IP的寄存器或者用于SoC的通信基础设施)都在这些阱的外部。
每个阱由一个局部控制器控制，并且可以根据该阱本身中的逻辑的动作来修改该阱的工作条件，例如根据与在该阱中传播的信号相关的噪声边界来修改。所述修改是考虑全局性能级别来进行的，例如考虑芯片的功率消耗和/或速度。
优选地，阱外部的所有逻辑都根据一个外部参考而被控制，该外部参考为全局芯片动作、工艺角落(process corner)和工作条件给出索引。
因此，根据本发明的一个方面，每个阱具有一个局部控制器，该局部控制器与诸如全局控制器的另一个控制器进行通信。该另一个控制器的特征还在于对阱外部的逻辑的分布式监控，以便考虑性能值的平均级别而不是局部瞬时值。可以标识出三个主要的控制参数电源电压、晶体管阈值电压以及时钟频率。
根据本发明的一种方法是针对芯片性能优化的调谐方案，其例如对至少一个IP进行在线实时调谐。当应用该方法时，该方法为速度和/或功率消耗方面的找到该芯片(例如IC或IP)的最佳电源电压(Vdd)、晶体管阈值电压(Vt)和时钟频率(ck)(此后称作效用值或优化变量)。根据本发明的该方法感测芯片(例如IP或IC)的工作参数(诸如工艺范围、电动作、电路延迟和/或电路的电源噪声)，并且在不损害该IC或IP的信号完整性的情况下相应地调节优化变量。可以通过一个噪声边界监视器来检查所述信号完整性。该方法在由工艺范围施加的给定约束下搜索最佳的功率-延迟乘积。通过调谐电源电压Vdd和晶体管阈值电压Vt，还有可能在待机模式中最小化该IC或IP的泄漏电流。可以在每个效用值的一个最大值和一个最小值之间的连续值范围内改变所述效用值。
在图1中，当所有晶体管都具有一个标称晶体管阈值电压Vt时描绘出一个IC或IP的功率-延迟曲线2。图1还显示了本发明的方法下的设计机会，即功率、工艺、速度和泄漏调谐。图1中上方的曲线4对应于当所有晶体管都具有最高可能Vt时的功率-延迟曲线。下方的曲线6是对应于所有晶体管的最低允许Vt的条件下的功率-延迟曲线。
本发明的方法还可被用于降级设计。由于制造工艺的变异性，一个晶片中的每个芯片都与其它芯片不同。一般来说，一个晶片被分成产生“慢速”、“标称”和“快速”晶体管的不同区域。传统设计方法利用“标称”条件来进行设计。然而，由于在本发明中有可能控制芯片的效用值，从而有可能利用不同于标称值但仍然满足所要求性能的电源电压值Vdd和阈值电压值Vt来例如在“慢速”条件下设计芯片。这被称作“降级设计”。在慢速条件下进行设计的优点是泄漏电流少得多，这是因为晶体管阈值电压通常较高。在此概念下，有可能使用Vdd-Vt-时钟频率三元组而不是标称点来合成IC或IP，从而为功率-延迟-面积的折衷带来新的机会。
从系统的角度看，本发明提供了一种由多个岛构成的SoC(芯片上系统)。一个岛由具有公共电特性和动作特性的一个或多个IP或模块构成。可以在硬件/软件协同设计分割阶段来分割成岛。对不同类型的岛做出区分接口岛和计算岛。计算岛是电独立的，例如每个岛具有不同的电源电压值Vdd、晶体管阈值电压Vt和/或时钟频率ck。属于相同岛的两个IP具有相同的Vdd-Vt-ck三元组。接口岛知道不同计算岛的不同电特性。
图2示出了所述岛概念的一个实例，其中将IP1、IP2、IP3、IP4和IP5这5个IP群集到由不同阴影线示出的三个不同计算岛中。IP1和IP3术语第一计算岛，IP2和IP5属于第二计算岛，IP4术语第三计算岛。垂直阴影块用于表示接口岛。由于每个计算岛可以具有独特的电特性，所以它们通过接口岛(垂直阴影)来彼此通信。这些接口岛负责计算岛的不同电特性的接口，以便避免数据同步错误和信号完整性破坏。
在根据本发明的一种设备中，集成电路包括多个计算岛。每个计算岛在一个或多个IP之外还包括用于监控与该集成电路的工作条件相关的至少一个工作参数的装置。这些用于监控与集成电路的工作条件相关的至少一个工作参数的装置可以包括工艺监视器、动作监视器和/或噪声监视器。每个计算岛还包括用来适配所述效用值或者优化变量的调节器。每个计算岛还包括一个局部控制器。应该注意，本发明不意图用于功率管理。相反地，本发明只将IP适配到由某个其它单元(比如功率管理单元)决定的理想性能。
图3说明了一个计算岛30，该计算岛包括单个IP 32。局部调节器34根据来自一个(局部)岛控制器36的命令来调节该岛30的电源电压Vdd、晶体管阈值电压Vt和时钟频率ck。随后，岛控制器36根据局部监视器38的输出来决定局部调节器34可以被控制的范围。接口岛39记住该计算岛30中的IP 32的电特性。
图4示出了根据本发明一个实施例的SoC 40的实施例，其具有多个计算岛30和接口岛39。每个计算岛30包括至少一个IP 32。每个计算岛30正如针对图3所解释的那样。一个根控制器或全局控制器42通过诸如总线44的接口装置接口到每个局部岛控制器36。为简单起见，每个岛30在图4中只包括一个IP 32，但是该实例并非意图限制本发明。根控制器42调节整个SoC 40的性能，并且调节各个岛30的性能。根控制器42根据全局监视器43的输出来决定岛控制器36可以对局部调节器34进行设置的范围。各岛30之间的接口岛39可以以任何适当的方式实现，例如通过FIFO以及利用被称作GALS(全局异步、局部同步)的技术来实现。这样，每个岛30对于其它岛来说保持完全自主。虽然并非必要，但是可以提供一个DC/DC转换器48，以用于广播通用电源电压值Vdd和体电压Vb参考。通过适当地对晶体管的体端子进行偏置来改变晶体管的阈值电压Vt。这种技术通常称作“背-栅极偏置”。晶体管的体端子连接到该晶体管所驻留的阱。举例来说，PMOS晶体管驻留在N阱中(同样是假设三阱CMOS技术)。通过对阱(例如体端子)进行偏置，自动改变该阱中的所有晶体管的阈值电压特性。向所述根控制器施加一个参考性能，以使其能够优化总体IC性能。根控制器跟踪每个岛的性能，并且根据规定的功率管理算法运行。
应用根据本发明原理的方法的一个实例在图5中说明。该图针对一个包括0.09微米CMOS技术的11个倒相器的延迟线电路说明了iso功率域上的延迟的iso梯度轮廓曲线(点线)。图中也示出了对于典型的慢速工艺角落的NMOS和PMOS阈值电压。该实例表明，利用根据本发明的方法，即使一个电路在慢速角落中被处理也有可能调谐该电路，以使其性能可以与在典型角落中处理的电路相比。一般来说，对P阱施加0V，对N阱施加1V。然而当这样做时，如图5中的点50所示，该系统具有550ps到600ps之间的延迟，这是较慢的。为了获得典型角落中的性能，对电路的各阱进行适配以补偿工艺范围。这是通过将635mV而非1V施加到N阱以将PMOS晶体管的晶体管阈值Vtp从311mV降低到270mV、以及通过将75mV而非0V施加到P阱以将NMOS晶体管的晶体管阈值Vtn从250mV降低到240mV而实现的，正如图5中的点52所示。
下文中给出局部岛控制器实现方式的一个实例。该实例不意图将本发明限制于该实现方式。在下面的说明中，假设所有的参考值已有根控制器广播。
图6示出了局部岛控制器的状态图。可以利用任意合成方法来实际实施。所给出的状态图的逻辑如下。在对任何效用值进行适配之前，对当前噪声边界进行检查60，以便保护信号完整性。如果其结果61是当前噪声边界大于噪声上限NU，则有潜在的危险，并且系统锁定在“告警”状态62。如果不是，检查60的结果63是当前噪声边界小于噪声上限NU，则系统进入“已检查噪声状态”64。
执行延迟检查65、功率检查66和动作检查67。如果延迟大于最大延迟Dmax，则必须被加速，并且如果延迟小于最小延迟，则系统必须被减速。在下面针对图7所示的有限状态机更详细地做了说明。另一方面，如果功率消耗大于最大功率Pmax，则必须使功率消耗下降。这一点如图8所示。
图7所示的延迟有限状态机在对系统进行加速和减速之间具有分叉。局部岛控制器预期来自根控制器的最大延迟(Dmax)和最小延迟(Dmin)以及最大功率(Pmax)和最小功率(Pmin)规范。
如果岛的IP由于所考虑岛的该IP或多个IP的延迟大于系统的最大延迟Dmax而不满足所述延迟规范，则到达图7所示的状态70。局部岛控制器开始在不超出功率预算的情况下调节所述IP的延迟。因此，将该IP的功率预算与最大功率Pmax和最小功率Pmin作比较。如果该IP的功率超出最大功率Pmax，则系统锁定在告警状态71，这是因为系统超出了功率预算上限。如果不是，即如果该IP的功率预算小于最小功率Pmin，则该有限状态机到达状态72。
局部岛控制器首先调节阈值电压Vt，随后调节电源电压。只要Vt大于阈值电压的下限，就可以对Vt进行调节并使其下降。当Vt变得等于该下限VtL时，则只要电源电压值Vdd低于电源电压值的上限VddU，就可以提高Vdd。当Vdd变得等于VddU时，该电源电压上限VddU被超出，并且系统锁定在告警状态73。VtU、VtL、VddU和VddL是阈值电压和电源电压的上限和下限。
另一方面，如果岛的IP由于所考虑岛的该IP或多个IP的延迟小于系统的最小延迟Dmin而不满足所述延迟规范，则到达图7所示的状态74。
局部岛控制器首先调节阈值电压Vt，随后调节电源电压。只要Vt小于阈值电压的上限，就可以通过提高Vt而对其进行调节(状态75)。当Vt变得等于该上限VtU时，则只要电源电压值Vdd高于电源电压值的下限VddL，就可以降低Vdd，正如图7的状态76所示。当Vdd变得等于电源电压下限VddL时，该电源电压下限VddL被超出，并且系统锁定在告警状态77。
图8所示的功率检查66只有在功率消耗超出其上限Pmax时才进行。在不损害电路的延迟的情况下进行功率调节。其适配策略类似于针对图7所说明的延迟检查。在此，同样首先适配晶体管阈值电压Vt，随后适配电源电压值Vdd。
如果功率消耗超出功率消耗上限Pmax，则到达状态80。如果延迟小于最小延迟Dmin，则系统超出速度下限并且锁定在状态81。如果不是，即如果系统延迟大于最小延迟Dmin，则到达状态82。在第一种情况下，只要晶体管阈值电压Vt小于阈值电压上限VtU，就通过提高Vt来对其进行调节(状态83)。一旦Vt变得等于该上限VtU，则只要电源电压值Vdd高于电源电压值的下限VddL，就可以降低Vdd，正如图8中的状态84所示的那样。当Vdd变得等于电源电压下限VddL时，该电源电压下限VddL被超出，并且系统锁定在告警状态85。
可以使用比如任何梯度方法(比如最速下降，但不限于此)的一般方案来优化所述优化变量或效用值变量，即Vdd、Vt和时钟频率ck。这可以公式化为dxidt=-μ(t)∂E(x)∂xi]]>其中对于xi优化成本函数E(x)。图9示出了使用最速下降来进行优化的一般实例。最速下降是一种用于无约束优化的数学方法。该方法将待解决的最小化问题转化为一个一阶微分方程的相关系统。该最速下降方法找到使得函数E(x)最小化的最佳x*。该能量函数的最小值通过遵循该梯度系统的解曲线(轨迹)来确定，即x*＝limt-＞∞x(t)图10示出了使用图9的最速下降方法进行阈值电压适配的实例。岛30的一部分被示为包括IP 32、Vt监视器100、负反馈积分器系统101、用于开始/停止适配的开关102、寄存器103、D/A转换器104和用于适配IP的体电压从而间接调节阈值电压Vt的可控制电源105。参考晶体管阈值VtR是由根控制器广播的其中一个值。该值是该特定岛的晶体管阈值所应当被设置到的值。该值可以被提供为数字字，并被存储在寄存器103中。可以通过D/A转换器104将该值转换成模拟值，并在比较器中将该值与晶体管阈值电压的实际值作比较，并且可以通过所述负反馈积分器系统来调节晶体管阈值电压Vt的实际值。在上面的方案中，预期图7-8所示的有限状态机用所述参考电压加载寄存器103。为简单计，在图10中省略了这些有限状态机。可以看出，所述调谐本身以模拟的方式自主地发生。在该设置中，假设通过背偏置技术来调节阈值电压Vt。VB是一个用于该目的的电压控制的电压源。假设所述IP具有不同于参考阈值电压VtR的阈值电压Vt1。通过Vt监视器获得的该IP的实际阈值电压为Vx。通过具有时间常数μ的积分器对VtR和Vx的差求平均，以便产生误差信号Δv。如果该信号为0，则VB采取其标称值，这意味着Vx与VtR完全相同。如果Δv不同于0，则相应地调节VB，以使得Vt控制系统朝着所述参考值VtR来改变所述IP的阈值电压。
应当理解，虽然已经针对根据本发明的方法和设备公开了各优选实施例、具体构造和配置，但是在不脱离本发明范围和精神的条件下可以做出各种形式上或细节上的改变或修改。
权利要求
1.一种集成电路(40)，该集成电路包括多个计算岛(30)，每个计算岛(30)操作在一个或多个效用值下，第一计算岛的至少一个效用值不同于第二计算岛的相应效用值，该集成电路(40)配备有监控装置(43)以用于监控与该集成电路(40)的工作条件相关的至少一个工作参数，并且至少两个计算岛配备有局部控制设备(36)，以用于根据所监控的至少一个工作参数来为至少一个计算岛独立地调谐至少一个效用值，其中所述局部控制设备(36)配备有用来与全局控制器(42)进行通信的通信装置，以便获得该集成电路(40)的预设性能级别。
2.如权利要求1所述的集成电路(40)，其中所述一个或多个效用值包括电源电压(Vdd)、晶体管阈值电压(Vt)或者时钟频率(ck)当中的一个或多个。
3.如权利要求2所述的集成电路(40)，其中所述晶体管阈值电压由一个计算岛(30)内的一些晶体管的体电压确定。
4.如权利要求1所述的集成电路(40)，其中所述至少一个工作参数包括电路动作、电路延迟、电源噪声、逻辑噪声边界值、阈值电压值或者时钟频率值当中的至少一个。
5.如权利要求1所述的集成电路(40)，其中所述预设性能级别与所述集成电路(40)的功率消耗或速度当中的任一个相关或者与二者都相关。
6.如权利要求1所述的集成电路(40)，其中每个计算岛(30)被放置在三阱COMS技术的隔离的第三阱中。
7.如权利要求1所述的集成电路(40)，还包括至少一个接口岛(39)，以用于在各计算岛(30)之间进行接口。
8.如权利要求7所述的集成电路(40)，其中至少两个接口岛(39)被放置在三阱CMOS技术的公共第三阱或衬底中。
9.如权利要求1所述的集成电路(40)，一个计算岛(30)还包括一个局部调节器(34)，以用于调谐一个受监控的效用值调节闭环系统中的效用值。
10.如权利要求1所述的集成电路(40)，一个计算岛(30)还包括一个局部监控装置(38)，以用于监控该计算岛(30)的各局部工作参数。
11.一种用于对包括多个计算岛(30)的集成电路(40)的至少一个效用值进行实时调谐的方法，每个计算岛(30)操作在一个或多个效用值下，第一计算岛的至少一个效用值不同于第二计算岛的相应效用值，至少两个计算岛配备有局部控制设备(36)，以用于为至少一个计算岛(30)独立地调谐至少一个效用值，该方法包括-监控与该集成电路(40)的工作条件相关的至少一个工作参数；-基于所监控的至少一个工作参数，借助于至少一个计算岛的局部控制器(36)独立地调谐该至少一个计算岛的至少一个效用值；以及-借助于一个全局控制器(42)来控制各计算岛(30)的局部控制器(36)，以便获得该集成电路(40)的预设性能级别。
12.如权利要求11所述的方法，其中所述一个或多个效用值包括电源电压(Vdd)、晶体管阈值电压(Vt)或者时钟频率(ck)当中的一个或多个。
13.如权利要求11所述的方法，其中所述至少一个工作参数包括电路动作、电路延迟、电源噪声、逻辑噪声边界值、阈值电压值或者时钟频率值当中的至少一个。
14.如权利要求11所述的方法，其中所述预设性能级别与所述集成电路(40)的功率消耗或速度当中的任一个相关或者与二者都相关。
15.如权利要求11所述的方法，其中所述集成电路(40)是基于与其标称值不同的效用值而被设计的。
全文摘要
本发明涉及对于最佳集成电路(IC)性能的实时自适应控制。在局部基础上实施所述自适应行为。所述系统被分割成不同的岛(30)。每个岛(30)都被控制，并且其工作条件根据某些参数而被修改。芯片的剩余部分也根据其它参数而被控制。这要求每个岛(30)具有一个局部控制器(36)，该局部控制器(36)与一个全局控制器(42)进行通信。主要的控制参数例如是电源电压、阈值电压和时钟频率。
文档编号G06F1/26GK1802621SQ200480016035
公开日2006年7月12日 申请日期2004年5月28日 优先权日2003年6月10日
发明者J·D·J·皮内达德吉维兹, F·佩索拉诺, R·I·M·P·梅耶, J·里乌斯巴斯克斯, K·B·R·劳 申请人:皇家飞利浦电子股份有限公司