专利名称：识别中央处理器前端总线的电路的制作方法
技术领域：
本实用新型涉及一种识别中央处理器前端总线的电路。
背景技术：
随着中央处理器技术的发展，芯片厂商不断推出前端总线频率更高的中央处理器，前端总线频率影响着中央处理器与北桥芯片之间的数据传输速度，在中央处理器与北桥芯片间传输数据时，北桥芯片是通过识别中央处理器发出的前端总线频率选择信号BSEL(Bus Speed Select)来侦测中央处理器运行于多大的前端总线频率。
业界常用的Intel系列中央处理器采用了LGA775封装形式，其支持的前端总线由533MHZ、800MHZ可提升到1066MHZ，而目前Intel 915系列、925X系列芯片组只能支持前端总线533MHZ、800MHZ两类中央处理器，但对于较高前端总线的中央处理器无法实现开机，例如1066MHZ前端总线中央处理器。
请参阅图1，为现有的一种支持533MHZ、800MHZ两类中央处理器电路，其包括一用于发送前端总线频率选择信号的中央处理器10；一用于接收前端总线频率选择信号的北桥芯片20。当北桥芯片20的RSTIN信号(Reset In，图未示)由低电平跳变为高电平时，其会侦测由中央处理器10发出的三个前端总线频率选择信号BSEL[2:0]的逻辑电平，来识别中央处理器10的前端总线类别。533MHZ、800MHZ前端总线中央处理器10的BSEL[2:0]三个信号的逻辑电平分别如下表1所示，其中“1”代表逻辑高电平，“0”代表逻辑低电平。
表1
而1066MHZ中央处理器的BSEL[2:0]三个信号如表2所示，由于此类中央处理器发出的BSEL[2:0]三个逻辑电平信号在北桥芯片的RSTIN信号由低电平跳变为高电平时，北桥芯片无法识别，所以在目前533MHZ/800MHZ北桥芯片的主机板中，无法实现开机。
表2
因此，在使用仅支持533MHZ/800MHZ较低前端总线北桥芯片的情况下提供一种可识别1066MHZ较高前端总线中央处理器的电路实为必要。
发明内容鉴于以上技术内容，有必要提供一种识别中央处理器前端总线的电路。
一种识别中央处理器前端总线的电路，包括一中央处理器及一北桥芯片，所述中央处理器具有若干总线频率选择端，其用于发送前端总线频率选择信号，所述北桥芯片也具有若干总线频率选择端，其用于接收前端总线频率选择信号，所述识别中央处理器前端总线的电路还包括一控制电路，其连接在所述中央处理器与所述北桥芯片之间，用于在所述中央处理器的前端总线频率超出所述北桥芯片的识别范围时，将所述中央处理器发出的前端总线频率选择信号转化为所述北桥芯片所能识别的前端总线频率选择信号。所述电路在使用支持较低前端总线北桥芯片的情况下，可识别较高前端总线的中央处理器。
所述中央处理器包括一第一总线频率选择端、一第二总线频率选择端、一第三总线频率选择端，所述北桥芯片包括一第一总线频率选择端、一第二总线频率选择端、一第三总线频率选择端，所述控制电路包括一第一电阻、一第二电阻，一第三电阻、一第四电阻、一三极管，所述第四电阻的一端与所述中央处理器的第一总线频率选择端相连接，其另一端与所述三极管的基极连接，所述三极管的发射极接地，其集电极与所述北桥芯片的第二总线频率选择端相连接。
本实用新型通过将较高前端总线中央处理器工作时北桥芯片所接收的前端总线频率选择信号的逻辑电平状态，与在较低前端总线中央处理器工作时北桥芯片所接收的前端总线频率选择信号的逻辑电平状态设置相同，以此实现在使用支持较低前端总线北桥芯片的情况下，可识别较高前端总线的中央处理器。
图1是现有技术中支持533MHZ、800MHZ两类中央处理器的电路图。
图2是本实用新型较佳实施方式的识别中央处理器前端总线的电路图。
具体实施方式一种识别中央处理器前端总线的电路，包括一中央处理器及一北桥芯片，所述中央处理器具有若干总线频率选择端，其用于发送前端总线频率选择信号，所述北桥芯片也具有若干总线频率选择端，其用于接收前端总线频率选择信号，所述识别中央处理器前端总线的电路还包括一控制电路，其连接在所述中央处理器与所述北桥芯片之间，用于在所述中央处理器的前端总线频率超出所述北桥芯片的识别范围时，将所述中央处理器发出的前端总线频率选择信号转化为所述北桥芯片所能识别的前端总线频率选择信号。
以533MHZ/800MHZ北桥芯片支持533MHZ、800MHZ、1066MHZ三类中央处理器为例来说明，请参阅图2，为本实用新型较佳实施方式的识别中央处理器前端总线的电路图，包括一中央处理器30、一北桥芯片40及一控制电路50。
所述中央处理器30包括一第一总线频率选择端BSEL0、一第二总线频率选择端BSEL1、一第三总线频率选择端BSEL2。所述北桥芯片40包括一第一总线频率选择端BSEL0、一第二总线频率选择端BSEL1、一第三总线频率选择端BSEL2。所述控制电路50包括一第一电阻R1、一第二电阻R2、一第三电阻R3、一第四电阻R4、一NPN型三极管Q1。
所述中央处理器30的第一总线频率选择端BSEL0、第三总线频率选择端BSEL2分别通过所述第一电阻R1、第三电阻R3连接至一电源Vcc，所述电源为1.2V，其用于提升中央处理器30的驱动能力；所述北桥芯片40的第一总线频率选择端BSEL0与所述中央处理器30的第一总线频率选择端BSEL0及所述第一电阻R1间的节点相连接，所述北桥芯片40的第三总线频率选择端BSEL2与所述中央处理器30的第三总线频率选择端BSEL2及所述第三电阻R3间的节点相连接；所述第四电阻R4的一端与所述中央处理器30的第一总线频率选择端BSEL0相连接，其另一端与所述三极管Q1的基极相连，用于防止中央处理器30的第一总线频率选择端BSEL0电平被箝位，所述三极管Q1的发射极接地，其集电极与所述北桥芯片40的第二总线频率选择端BSEL1及第二电阻R2间的节点连接，所述第二电阻R2连接至所述电源，其用于提升所述中央处理器30的驱动能力。
本实施例通过将所述中央处理器30的第一总线频率选择端BSEL0与所述第四电阻R4及所述三极管Q1串接来控制所述北桥芯片40的第二总线频率选择端BSEL1接收到的前端总线频率选择信号，以便为所述北桥芯片40所能识别，在具体实施中是将1066MHZ中央处理器工作时北桥芯片BSEL[2:0]三端所接收信号的逻辑电平状态，与在800MHZ中央处理器工作时北桥芯片BSEL[2:0]三端所接收信号的逻辑电平状态设置相同，而在533MHZ、800MHZ两类中央处理器工作时，北桥芯片BSEL[2:0]三端所接收信号的逻辑电平状态保持原有逻辑状态不变。在本实施例中三类中央处理器与北桥芯片的前端总线频率选择信号的逻辑电平状态如表3所示。
表3
下面具体分析在选取上述三类前端总线中央处理器时，本实施电路的工作原理。在中央处理器30的前端总线为533MHZ时，中央处理器30的第一总线频率选择端BSEL0发出的前端总线频率选择信号的逻辑电平为“1”，则北桥芯片40的第一总线频率选择端BSEL0接收到的逻辑电平信号为“1”；中央处理器30的第一总线频率选择端BSEL0发出的逻辑高电平信号“1”经过所述三极管Q1，三极管Q1导通，其集电极输出低电平“0”，则北桥芯片40的第二总线频率选择端BSEL1接收到的逻辑电平信号为“0”；中央处理器30的第三总线频率选择端BSEL2发出的逻辑电平信号为“0”，则北桥芯片40的第三总线频率选择端BSEL2接收到的逻辑电平信号为“0”。
在中央处理器30的前端总线为800MHZ时，中央处理器30的第一总线频率选择端BSEL0发出的前端总线频率选择信号的逻辑电平为“0”，则北桥芯片40的第一总线频率选择端BSEL0接收到的逻辑电平信号为“0”；中央处理器30的第一总线频率选择端BSEL0发出的逻辑低电平信号“0”经过所述三极管Q1后，三极管Q1截止，其集电极输出高电平“1”，则北桥芯片40的第二总线频率选择端BSEL1接收到的逻辑电平信号为“1”；中央处理器30的第三总线频率选择端BSEL2发出的逻辑电平信号为“0”，则北桥芯片40的第三总线频率选择端BSEL2接收到的逻辑电平信号为“0”。
在中央处理器30的前端总线为1066MHZ时，中央处理器30的第一总线频率选择端BSEL0发出的前端总线频率选择信号的逻辑电平为“0”，则北桥芯片40的第一总线频率选择端BSEL0接收到的逻辑电平信号为“0”；中央处理器30的第一总线频率选择端BSEL0发出的逻辑低电平信号“0”经过所述三极管Q1，三极管Q1截止，其集电极输出高电平“1”，则北桥芯片40的第二总线频率选择端BSEL1接收到的逻辑电平信号为“1”；中央处理器30的第三总线频率选择端BSEL2发出的逻辑电平信号为“0”，则北桥芯片40的第三总线频率选择端BSEL2接收到的逻辑电平信号为“0”。
综上所述，目前北桥芯片不仅可识别533MHZ、800MHZ前端总线中央处理器，还可识别比其更高的前端总线中央处理器。
权利要求1.一种识别中央处理器前端总线的电路，包括一中央处理器及一北桥芯片，所述中央处理器包括一第一总线频率选择端、一第二总线频率选择端、一第三总线频率选择端，所述北桥芯片包括一第一总线频率选择端、一第二总线频率选择端、一第三总线频率选择端，所述北桥芯片的第一总线频率选择端、第三总线频率选择端分别与所述中央处理器的第一总线频率选择端、第三总线频率选择端相连接，其特征在于所述识别中央处理器前端总线的电路还包括一控制电路，其包括一第一电阻、一第二电阻，一第三电阻、一第四电阻、一三极管，所述第四电阻的一端与所述中央处理器的第一总线频率选择端相连接，其另一端与所述三极管的基极连接，所述三极管的发射极接地，其集电极与所述北桥芯片的第二总线频率选择端相连接。
2.如权利要求1所述的识别中央处理器前端总线的电路，其特征在于所述中央处理器的第一总线频率选择端、第三总线频率选择端分别通过所述第一电阻、第三电阻连接至一电源。
3.如权利要求2所述的识别中央处理器前端总线的电路，其特征在于所述北桥芯片的第一总线频率选择端与所述中央处理器的第一总线频率选择端及所述第一电阻间的节点相连接，所述北桥芯片的第三总线频率选择端与所述中央处理器的第三总线频率选择端及所述第三电阻间的节点相连接。
4.如权利要求1所述的识别中央处理器前端总线的电路，其特征在于所述三极管的集电极与所述北桥芯片的第二总线频率选择端及所述第二电阻间的节点连接，所述第二电阻连接至所述电源。
5.如权利要求2至4中任何一项所述的识别中央处理器前端总线的电路，其特征在于所述电源为1.2V。
6.如权利要求1至4中任何一项所述的识别中央处理器前端总线的电路，其特征在于所述三极管为NPN型。
7.如权利要求1至4中任何一项所述的识别中央处理器前端总线的电路，其特征在于所述北桥芯片支持533/800MHZ前端总线。
8.如权利要求1至4中任何一项所述的识别中央处理器前端总线的电路，其特征在于所述中央处理器的前端总线为1066MHZ。
9.一种识别中央处理器前端总线的电路，包括一中央处理器及一北桥芯片，所述中央处理器具有若干总线频率选择端，其用于发送前端总线频率选择信号，所述北桥芯片也具有若干总线频率选择端，其用于接收前端总线频率选择信号，其特征在于所述识别中央处理器前端总线的电路还包括一控制电路，其连接在所述中央处理器与所述北桥芯片之间，用于在所述中央处理器的前端总线频率超出所述北桥芯片的识别范围时，将所述中央处理器发出的前端总线频率选择信号转化为所述北桥芯片所能识别的前端总线频率选择信号。
10.如权利要求9所述的识别中央处理器前端总线的电路，其特征在于所述中央处理器包括一第一总线频率选择端、一第二总线频率选择端、一第三总线频率选择端，所述北桥芯片包括一第一总线频率选择端、一第二总线频率选择端、一第三总线频率选择端，所述控制电路包括一第一电阻、一第二电阻，一第三电阻、一第四电阻、一三极管，所述第四电阻的一端与所述中央处理器的第一总线频率选择端相连接，其另一端与所述三极管的基极连接，所述三极管的发射极接地，其集电极与所述北桥芯片的第二总线频率选择端相连接。
专利摘要本实用新型提供了一种识别中央处理器前端总线的电路，包括一中央处理器及一北桥芯片，所述中央处理器具有若干总线频率选择端，其用于发送前端总线频率选择信号，所述北桥芯片也具有若干总线频率选择端，其用于接收前端总线频率选择信号，所述识别中央处理器前端总线的电路还包括一控制电路，其连接在所述中央处理器与所述北桥芯片之间，用于在所述中央处理器的前端总线频率超出所述北桥芯片的识别范围时，将所述中央处理器发出的前端总线频率选择信号转化为所述北桥芯片所能识别的前端总线频率选择信号。所述电路在使用支持较低前端总线北桥芯片的情况下，可识别较高前端总线的中央处理器。
文档编号G06F11/00GK2821693SQ20052006023
公开日2006年9月27日 申请日期2005年6月17日 优先权日2005年6月17日
发明者王志宏 申请人:鸿富锦精密工业(深圳)有限公司, 鸿海精密工业股份有限公司