专利名称：用于串行互连结构的动态通道、电压和频率调节的制作方法
技术领域：
本发明领域一般涉及计算系统，更具体的，涉及用于串行互连结构的动态通道、电压和频率调节。
背景技术：
图1a示出了总线120。总线120是一种“共享介质”通信结构，用于在电子器件101a-10Na和110a之间传输通信。共享介质是指相互通信的器件101a-10Na与110a共享和连接到同一电子线路120。也就是说，线路120是由器件101a-10Na与110a中的任一器件用来与器件101a-10Na与110a中的任何其他器件进行通信的共享资源。例如，如果器件101a希望与器件10Na进行通信，则器件101a将沿线路120向器件10Na发送信息；如果器件103a希望与器件110a进行通信，则器件103a将沿同一线路120向器件110a发送信息，等等。
传统上，计算系统使用总线。例如，就某些IBM兼容PC机而言，总线120对应于PCI总线，而器件101a-10Na对应于“I/O”器件(如局域网(LAN)网络适配器卡、调制解调器、硬盘存储装置，等等)，器件110a对应于I/O控制集线器(ICH)。又例如，就某些多处理器计算系统而言，总线120对应于“前端”总线，而器件101a-10Na对应于微处理器，器件110a对应于内存控制器。
由于称为“电容性负载”的人为现象(artifact)的缘故，当计算系统速度增加时，总线变得越来越不实用。基本上，当任何线路的电容性负载增加时，线路传输信息的最大速度将降低。也就是说，线路的电容性负载与该线路的速度之间成逆相关。每个加入线路的器件均将导致线路的电容性负载增加。从而，因为总线通常连接多个器件，因而通常认为总线线路120带有较大的电容负载。
在过去，当计算系统时钟速度相对较低时，计算系统总线上的电容性负载未成为一个严重的问题，因为下降了的总线线路最大速度(由于电容性负载的缘故)仍远大于计算系统内部时钟的速度。然而，对于当今的一些计算系统而言，情况却不一样。这些年来，随着计算系统时钟速度的持续提高，现在的计算系统速度正在达到(并且/或者可能超过)带有很高电容负载(如总线线路120)的线路的最大速度。其它与提高总线速度相关的问题是信号失真。
因此，计算系统正在向“基于链路”的器件至器件的互连方案转变。图1b示出了与图1a相关的比较性实例。根据图1b的方法，计算系统器件101a-10Na和110a通过由高速双向点到点链路1301至130N构成的网络140进行互连。双向点到点链路通常包括第一单向点到点链路(以第一方向传送信息)和第二单向点到点链路(以第二方向(与第一方向相反)传送信息)。因为单向点到点链路通常仅具有一个端点，因此它的电容性负载比共享型的总线的电容性负载小得多。
可以用铜线或光纤以及合适的驱动器与接收器来构建(如用于铜线电缆的单线或差分线路驱动器和接收器；以及用于光纤的激光或LED E/O发射器和O/E接收器，等等)各个点到点链路。图1b中的网络140是简单的，因为每一器件均通过点到点链路与其余的器件相连。在更复杂的方案中，网络140是具有路由/交换节点的网络。此时，每一器件无需通过点到点链路连接到其余器件。相反，可通过路由/交换节点来进行跨越多个链路的跳跃，以将信息从源器件传送至目的器件。取决于实施方式，路由/交换功能可以是存在于网中的独立功能，或可以被整合到计算系统的独立器件(如处理器、内存控制器、I/O单元，等等)之中。
图2示出了一种可称为“多通道”单向点到点链路的单向点到点链路的放大图。多通道单向点到点链路包括多个串行信道，这些信道称为“通道”。参考图2，例如，可将器件201视为基于链路的计算系统中的第一器件，将器件202视为基于链路的计算系统中的第二器件。它们之间的单向点到点链路205包括通道1至通道N的N条通道。
每条通道均是可以实施成差分信号线路、单端信号线路或光纤信道的串行信道。在运行中，发射器203接收将通过链路205发送到接收器204的数据。在其输入端处，发射器203将接收的数据分散到N个通道上。例如，如果发射器203的输入为8个字节的字且N＝8，则一种简单的发射器设计将执行以下方案在通道0上传送输入字的第一字节，在通道1上传送输入字的第二字节；...等等；并且，在通道N上传送输入字的第8字节(其中N＝8)。接收器204将接收这8个字节，保证它们的对准，并在其输出端给出该8个字节的字(从而完成了该字从器件201至202的传输)。
在其它方法中，通道不传送来自同一并行字的数据，而是将它们视为独立的通信通道。例如，如果将通道0作为第一通信信道进行传输，将通道1作为第二通信信道进行传输，则通道0携带的数据的源(如将数据发送到发射器203的实体)不同于通道1携带的数据的源。
一个问题是，往往将发射器设计成包含具有以下属性的电路(如CMOS电路)当通道的速度增加时，上述电路的功耗增加得更多。
在附图中，通过举例而非限制的方式说明了本发明，其中，相似的附图标记表示相似的元件 图1a示出了通过总线互连的器件； 图1b示出了通过由点到点链路组成的网络进行互连的器件； 图2示出了多通道单向点到点链路； 图3示出了将通道速度、运行的通道数目和电源电压作为输入参数的多通道单向点到点链路的发射器； 图4a-4c示出了用于控制以上结合图3所述的三种参数的不同实施方式； 图5示出了在I/O控制集线器和I/O设备之间使用点到点链路的计算系统的示范性模型。
具体实施例方式图3示出了用于多通道单向点到点链路的发射器设计303，该发射器为一起决定了发射器的功耗和带宽的三个变量(通道速度、运行通道的数目、电源电压)提供了变量控制。此处，应将发射器的带宽理解为多通道单向点到点链路的带宽；而该带宽又受到运行通道数目的影响。例如，如果存在8条运行通道，且每条通道均以800Mb/s的速度运行，则与发射器相关的多通道单向点到点链路的带宽为6.4Gb/s(即，8×800Mb/s＝6400Mb/s＝6.4Gb/s)。
通过允许通道速度、运行通道的数目和电源电压成为可编程参数，发射器可配置为在降低的功耗下以合适的带宽运行。然而，在讨论如何使用这些可编程参数来提供可接受的带宽和降低的功耗之前，首先对图3中的发射器303的设计进行讨论。
根据图3中的发射器设计303，每条通道具有将并行信息位排队的队列，其中，可将每一单位的并行信息位称为“字”。例如，在为8条运行通道中的每一条通道提供来自较大的64位输入的不同字节信息的背景下继续以上讨论的例子，则每个队列将接收这些不同字节中的一个字节，且可以将每个字节称为字(例如，队列3101接收第一个字/字节，队列3102接收第二个字/字节，等等)。为简单起见，未在图3中示出为通道输入队列310馈送信号的电路。
将每个排队的字从其队列中移走，然后，由每条通道上的并-串转换和编码模块处理该字(即，从队列3101中移出的字由并-串转换和编码模块3201处理；从队列3102中移出的字由并-串转换和编码模块3202处理，等等)。并-串转换和编码模块实现两个功能1)并-串转换；2)串行编码。
并-串转换是将字转换成串行位流的过程。例如，继续通道的字大小为1个字节的这个实例，相应的并-串转换将来自队列中的每个字节转换成一个8位的串行流。串行编码是试图降低数据讹误(因特定数据模式和在通道的接收端处理这些特定数据模式的方式而导致了这种数据讹误)的概率的过程。存在各种形式的串行编码技术，如4B/5B和8B/10B。
应当注意，通道速度由各个位置身于串行位流的速度决定，其中，串行位流通过并-串转换过程(并且，通常也通过串行编码技术)创建。因为并-串转换和串行编码电路由时钟信号计时，因此上述速度是时钟信号频率的函数。时钟信号由锁相环(PLL)电路340生成，并(沿如图3所示的路线)提供给3201至320N中的每一个并-串转换和编码模块。
此处，注意PLL电路340包括用来设置PLL输出时钟信号的频率的输入360。在第一个实施例中，输入360流至PLL的反馈分频器，以设置PLL的输入振荡频率的频率倍增(multiplication)。在第二个实施例中，输入360直接设置PLL输入振荡频率(例如，通过复用来自不同输入振荡器的信号，或使用能配置振荡器频率的输入振荡器)。
不论如何控制PLL输出时钟信号频率，应当注意，控制该频率的能力对应于上述三个可以为发射器303配置的参数之一。也就是说，通道速度最初被称为上述三个可配置参数之一，且从之前的讨论可以看出，通道速度是PLL输出时钟信号频率的函数-这表明PLL的输入360对应于上述调节参数中的第一个参数通道速度。
在继续之前，注意在一些实施例中，可以完全取消串行编码功能。也就是说，数据完整性问题(无论什么原因)不是人们非常关心的问题，或者，已在包括发射器303的系统中的更高层级上执行了编码功能。在这些情况下，可以将电路电路320视为包括并-串转换电路(如并-串转换器)的并-串转换模块。
上述三个可配置参数中的第二个参数是运行通道的数目。一旦完成并-串转换和编码，则将沿每条运行通道创建的经过编码的位流送至驱动器电路(例如，将模块3201产生的经过编码的位流送至驱动器3301，将模块3202产生的经过编码的位流送至驱动器3302等等)。驱动器是1)一种设计成在延伸距离上驱动电子位流的电子电路；或是2)将电子位流转换成送至光纤的、用于在延伸距离上传输的光的电/光发射器。
无论驱动器3301至330N是电子驱动器还是电/光驱动器，注意它们中的每个驱动器都具有其自身的相应的启用/停用输入3801至380N。启动驱动器的启用输入导致驱动器被启用，这使得它能执行它的驱动功能。停用驱动器的启用输入导致驱动器被停用，这使得它不能执行其驱动功能。因为在驱动器被停用时实际上关断了驱动器电路(和/或电/光驱动器情形中的光源)，因而，驱动器被停用时消耗的功率远少于其被启用时消耗的功率。
因此，驱动器启用/停用线路380控制存在多少条运行通道，并通过这种控制影响了整个发射器303的功耗。此处，尽管图3中没有具体的示出，但也可用到达特定通道驱动器的启用线来启用/停用通道驱动器之前的电路(如通道的并-串转换和编码模块和/或通道的队列)。这样，对每一条具有固定通道速度的通道而言，增加运行通道的数目将增加发射器总体的功耗(因为更多的电路将处于“开”状态)。
而且，至少对CMOS电路而言，增加运行通道的通道速度(通过增加PLL输出时钟信号频率)也会增加发射器的功耗。从而，从总体上看来，运行通道数目和通道速度不仅决定了发射器的总带宽(在本部分的开始处详细地讨论过)-也在决定发射器的总功耗上发挥着重要作用。一般地，最好将功耗保持在较低水平，对膝上型电脑之类的电池供电设备而言，更是如此(以延长电池有电时的运行期限)。
图3中所示的发射器设计303能调节通道速度和运行通道的数目，并能配置具体的所希望的带宽，以降低发射器的功耗。
例如，假设功耗随时钟速度频率的每一次增加非线性增加，并随运行通道的每一次增加线性增加，则这表明1)通过减少运行通道数目和付出增加通道速度的代价，“低带宽”链路可以得到它们的最低功耗工作点；2)通过降低通道速度和付出增加运行通道数目的代价，“高带宽”链路可以得到它们的最低功耗工作点。前者的例子是，可以将100Mb/s的链路配置为以100Mb/s的速度运行的单条通道(即，将运行通道的数目降至最小值1)。后者的例子是，可以将3.2Gb/s的链路配置为启用所有N＝16条信道，且每条通道配置成以200Mb/s的速度运行(即，通道速度仅仅是前一实例的两倍而运行通道数变为原来的16倍)。
本领域技术人员可以确定达到或至少接近于具体链路带宽下的最低发射器功耗工作点的通道速度和运行驱动器数目的精确组合；并且，该组合是所用技术的函数(如，电子的相对于电-光的，CMOS相对于Bi-CMOS，2.5um相对于90nm，等等)。这样，对于本说明书的目的而言，详细讨论如何确定适当的组合便显得既不必要也不实际。为任一带宽(如，为一条2Gb/s链路一条2Gb/s通道；或2条1Gb/s通道；或4条500Mb/s通道；或8条250Mb/s的通道，等等)给出可能很多种不同组合，以提供不同的功耗工作点-至少这些点的其中之一处于或最接近于发射器的理论上的最低功耗工作点(不管发射器采用何种技术)-这才是本文着重强调的地方。
第三个可编程特征是驱动器自身的功耗。图3的架构示出各驱动器从电源总线390接收相同的电源电压。此处，应当懂得，电源总线390上提供的实际电源电压也是可以调节的。例如，根据一个实施例，电源总线390上给出的电源电压可以是3.3v、2.5v、1.8v或1.3v中的任意值。此外，尽管在图3中没有示出(与启用线380相似)，但是可以将电源总线设置成为每条通道的驱动器之前的电路供电。这样，通过调节电源电压可以直接影响每条通道的功耗。
然而，在各个实施例中，尤其是在“片外”驱动器的情形中，将驱动器精心设计成自身具有更高的电源电压(与驱动器之前的电路相比)，以通过通道将更强的信号驱动到接收器(即驱动器必须驱动的“负载”)。无论如何，由于对大多数(如果不是全部)电子电路而言，较低的电源电压导致了较低的功耗，因而，通过调节电源电压，可以进一步调节各运行通道的功耗。
此处，在大多数情况下，将为发射器配置可接受的最低电源电压。大多数情况下，两个能影响该可接受的最低电源电压的最重要因素是1)所用技术规定的最低电源电压(如用于0.25微米CMOS工艺的1.8v电压)；2)根据通道速度，为任何驱动器配置的要驱动的最大负载大小。
在前者的情况下，一般地，不能将电源电压设置在规定的最低电源电压之下(除非征询了工艺和/或晶体管级的设计工程师，和/或进行了全面的建模仿真)。在后者的情况下，可以由本领域技术人员根据各种因素(如发射器与接收器之间的通道距离(通道长度))和通道是否被实施成受控的阻抗传输线)来决定最大负载大小。一般而言，通道负载越大，通道速度越高，则需要更大的电源电压来确保在链路的接收器末端处以可接受的方式接收数据。再一次地，本领域技术人员可以确定关于通道速度、运行通道数目和通道电源电压的合适的折中，以配置与处于或最接近于理论上功耗最低工作点的工作点(从多个可能的工作点中选出)对应的发射器工作点。
从而，回忆起来，对特定的链路带宽而言，图3中的发射器设计能通过三个参数(通道速度、运行通道数目，通道的电源电压)对发射器功耗进行调节。根据图3，由带宽和功耗控制模块370执行为特定应用确定这三个参数的功能。在实际中，可以根据许多种不同技术(如执行软件、参考查找表、通过组合逻辑电路进行处理，以及以上方式的组合，等等)之一在工作中根据需要来实现带宽和功耗控制单元的“智能”(该智能实际上为应用环境(如一个或多个带宽与温度)确定了正确的参数集合)。
在其它情况下，特别地，当预期应用环境在发射器的使用期限内保持“不变”时(例如，链路设置在膝上型电脑内的各器件之间)，可以预先确定合适的上述组合(如通过上述的任意一种技术)，并将该组合载入使用发射器的系统(如，将合适的参数下载到膝上型电脑的BIOS ROM中)中。每次系统开机时，将根据系统的出厂设置来配置发射器参数。以下，结合图4a至4c更详细地讨论了关于带宽和功耗控制370的某些更为详细的和可能的实施方式。
根据图4a至4c中的每一张图，“云”401至少提供了某些初始信息，从这些信息中确定了用于特定环境的所有上述参数。此处，如上所述，可通过执行软件、参考一个或多个查找表、通过组合逻辑电路进行处理或这些方式的组合等方式来实现云401。在预期发射器环境在其使用期限内发生变化的情况下，倾向于在包含发射器的系统(如计算系统或网络系统)中实施云401。在预期发射器环境在其使用期限内保持不变的情况下，云401可以是在系统的制造过程中加载了合适信息的非易失性只读存储器(如计算系统的BIOSROM)。
图4a对应于一个实施例，在该实施例中，实际上提供了所有三个参数，并将它们载入寄存器空间402a。寄存器空间是可以加载信息的一个或多个寄存器区域。寄存器内容的第一部分403a用于设置PLL输出时钟频率(即，对应于图3中的PLL输入360)。寄存器内容的第二部分描述将被启动的通道数目。
在一个遵循图4a的实施例中，描述将被启动的通道数目的寄存器内容为二进制格式，且解码器逻辑电路404a将该二进制表现形式转换成“独热编码”格式输出480a。独热编码格式为每条通道提供了位，其中，第一位状态(如“1”)表示相应的通道将被启动，第二位状态(如“0”)表示相应通道将被停用。将各个位转发到与之对应的通道，以控制该通道的启动状态。寄存器空间内容的第三部分407a指明了合适的电源电压(例如，二进制格式的内容)，然后，将该部分提供给可编程电压源405。
根据图4b的方法，使用二进制至独热编码器405b，可以将指明运行的驱动器数目的寄存器空间402b的第二区406b实施成上述方式。并且，以使得可以从确定了PLL输出时钟频率的寄存器空间402b的第一区403b确定电源电压的方式将PLL时钟频率与电源电压进行关联。此处，第一区403与以上结合图4a所述的内容一致(即，它设置PLL输出时钟频率)，但也用于设置电源电压。
此处，将确定了PLL输出时钟频率的信息送至查找表(LUT)410，该表格根据寄存器空间403b提供的信息确定了合适的电源电压。根据该信息，查找表410提供了描述合适的电源电压的参数(如字)。响应对该参数的接收，可编程电源电压405b为经过配置的PLL输出时钟频率提供了合适的电源电压。此处，可以用非易失性ROM或随机存取存储器来实施LUT 410。或者，可以用直接计算正确的电源电压的组合逻辑来实施LUT 410。
除将PLL输出时钟频率设置成合适的电源电压的函数之外，图4c与结合图4b所述的内容类似。也就是说，寄存器空间402c提供了关于将被启动的驱动器数目的描述406c(然后，通过解码器电路404c将该描述解码成独热编码)；并提供了关于合适的电源电压的指示407c。响应其对电源电压指示407c的接收，LUT410c提供了设置PLL输出时钟频率的信息。再一次地，可以用非易失性ROM或随机存取存储器来实施LUT 410。或者，可以用直接计算正确的电源电压的组合逻辑来实施LUT 410。
在讨论图5之前，应当注意，对特定带宽而言，通过至少调节运行通道的数目和/或各信道的接收器(或者，还包括接收器之后的各种接收信道电路，如之后设有串-并转换电路的解码器)的电源电压，链路的接收侧可以以类似方式调节功耗。当然，接收侧的运行通道的数目应与发射侧的运行通道的数目一致。
接收侧电路通常是其发射侧电路的镜像，因此，参考图3，在一个实施例中，各通道的接收电路包括接收器，随后是串-并转换和串行解码电路，再后是缓冲器。此处，如果不存在接收器的跟随电路(follow-on circuitry)，则将可编程电源连接到各通道的接收器的电源输入端。如前所述，根据发射器电路的情形，可以将各通道配置成运行的或非运行的。可以用从发射器侧接收的时钟信号对通道的运行信道计时。
图5示出了计算系统的一个实施例。图5的示范性计算系统包括1)一个或多个处理器501；2)内存控制集线器(MCH)502；3)系统内存503(存在不同类型的系统内存，如DDR RAM，EDO RAM，等等)；4)高速缓存504；5)I/O控制总线(ICH)505；6)图形控制器506；7)显示器/屏幕507(其中存在不同类型的显示器，如阴极射线管(CRT)，薄膜晶体管(TFT)，液晶显示器(LCD)，DPL，等等)；8)一个或多个I/O设备508；9)一个或多个数据发射器509。所述一个或多个处理器501执行指令，以执行计算系统实施的任何软件程序。这些指令通常涉及对数据的某些类型的操作。数据和指令均存储在系统内存503和高速缓存504中。通常将高速缓存504设计成比系统内存503具有更短的等待时间。例如，可以将高速缓存504集成到处理器所在的相同硅芯片，和/或用速度较快的SRAM单元来构建该高速缓存，同时用速度较慢的DRAM单元来构建系统内存503。
通过注意将更多的频繁使用的指令和数据存储在高速缓存504而非系统内存503中，可以提高计算系统的总效率。有意识地让计算系统内的其他器件能够使用系统内存503。例如，在由一个或多个处理器501在实施软件程序的过程中进行操作之前，从计算系统的各个接口(如键盘和鼠标、打印端口、局域网端口、调制解调器端口，等等)接收的数据或从计算系统的内部存储元件(如硬盘驱动器)获取的数据通常临时地在系统内存503内排队。
类似地，在被发送或存储之前，软件程序确定应通过一个或多个计算系统接口发往外部实体或存储到内部存储元件的数据通常临时地在系统503内排队。ICH 505负责确保这些数据在系统内存503和它的适当的相应计算系统接口(以及内部存储设备，如果计算系统是这样设计的)之间进行正确的流转。MCH 502负责管理处理器501、接口和内部存储元件之间关于访问系统内存503的、可能在时间上彼此非常接近的竞争性请求。
也在典型的计算系统中实施了一个或多个I/O设备508。I/O设备通常负责将数据传送到计算系统和/或从该系统(如网络适配器)接收数据；或者，用于计算系统内的大规模非易失性存储器(如硬盘驱动器)。ICH 505在其本身和各I/O设备508之间具有双向点到点链路。在一个实施例中，每一个双向点到点链路包括两条单向线，其中每条线的方向与另一条线的方向相反。可以将数据发射器509设置在任何点到点链路的驱动末端(处于各I/O设备508和ICH 505之间)上。
在之前的说明中，结合具体的示范性实施例描述了本发明。然而，显然可以对这些实施例进行各种修改和变更，而不至于背离由所附权利要求确定的本发明的更为宽广的精神和范围。因此，应将说明书和附图视为说明而非限制性的。
权利要求
1.一种方法，包括在包括发射器的电路内传播电子信号，以选择所述发射器的若干条通道；为所述通道中的各条通道设置速度，所述通道数目和速度决定了所述发射器的带宽；并且，为所述通道中的每条通道设置驱动器电源电压，其中因所述选择和所述两个设置而导致所述发射器消耗的功率低于在通道数目、通道速度和电源电压的另一种可用组合下所述发射器消耗的功率。
2.如权利要求1所述的方法，其中，对所述特定带宽而言，所述选择和所述两个设置在所述发射器的通道数目、通道速度和电源电压的所有可用组合中导致的功耗最少。
3.如权利要求1所述的方法，其中，所述电子信号处于寄存器下游。
4.如权利要求2所述的方法，还包括在所述寄存器的下游向所述发射器的所述选定数目的通道执行二进制编码格式至独热编码格式的转换。
5.如权利要求1所述的方法，还包括设置锁相环输出信号频率，以设置所述通道速度。
6.如权利要求1所述的方法，其中，所述锁相环输出信号频率是所述电源电压的函数。
7.如权利要求1所述的方法，其中，所述电源电压是所述锁相环输出信号频率的函数。
8.一种装置，包括发射器，该发射器包括锁相环电路，该电路包含用于调节所述锁相环的输出频率的输入；多条通道中的各通道的通道电路，每条通道电路包含其自身的位于所述锁相环电路的时钟信号输出的下游的并-串转换电路；启用/停用输入节点，用于启动/停用与其对应的通道；多个线路驱动器，包括位于所述串行编码电路下游的连接的驱动器；以及至少连接到各所述通道电路的所述驱动器的可编程电压源。
9.如权利要求8所述的装置，还包括连接到所述锁相环电路、所述电压源和各所述通道电路的所述启用/停用节点的带宽和功耗控制电路。
10.如权利要求9所述的装置，其中，所述带宽和功耗控制电路还包括寄存器，该寄存器包括连接到所述锁相环电路的所述输入的第一输出；连接到所述并-串转换电路的输入的第二输出，所述解码器逻辑电路具有连接到各所述通道电路的所述启用/停用节点的输出；和连接到所述可编程电压源的第三输出。
11.如权利要求9所述的装置，其中所述带宽和功耗控制电路还包括寄存器，该寄存器包括连接到所述锁相环电路的所述输入和查找表电路的第一输出；以及连接到解码器逻辑电路的第二输出，所述解码器逻辑电路具有连接到各所述通道电路的所述启用/停用节点的输出。
12.如权利要求11所述的装置，其中，所述查找表电路还连接到所述可编程电压源。
13.如权利要求9中所述的装置，其中，所述带宽和功耗控制电路还包括寄存器，该寄存器包括连接到所述可编程电压源和查找表电路的第一输出；以及连接到解码器逻辑电路的输入的第二输出，所述解码器逻辑电路具有连接到各所述通道电路的所述启用/停用节点的输出。
14.如权利要求11所述的装置，其中，所述频率查找表电路还连接到所述锁相环电路。
15.如权利要求8所述的装置，还包括连接到所述发射器的接收器，所述接收器包括可编程电源和可以被启用/停用的通道。
16.一种系统，包括DDR系统内存；连接到所述DDR系统内存的内存控制器；连接到所述内存控制器的I/O控制器；一个或多个通过直接的点到点链路连接到所述I/O控制器的I/O设备；以及发射器，包括锁相环电路，该电路包含用于调节所述锁相环的输出频率的输入；多条通道中的各通道的通道电路，每条通道电路包含其自身的位于所述锁相环电路的时钟信号输出的下游的并-串转换电路；启用/停用输入节点，用于启动/停用与其对应的通道；多个线路驱动器，包括设置在所述串行编码电路下游的驱动器；至少连接到各所述通道电路的所述驱动器的可编程电压源。
17.如权利要求16所述的系统，还包括连接到所述锁相环电路、所述电压源和各所述通道电路的所述启用/停用节点的带宽和功耗控制电路。
18.如权利要求16所述的系统，其中，所述带宽和功耗控制电路还包括寄存器，该寄存器包括连接到所述锁相环电路的所述输入的第一输出；连接到所述并-串转换电路的输入的第二输出，所述解码器逻辑电路具有连接到各所述通道电路的所述启用/停用节点的输出；和连接到所述可编程电压源的第三输出。
19.如权利要求16所述的系统，其中，所述带宽和功耗控制电路还包括寄存器，该寄存器包括连接到所述锁相环电路的所述输入和查找表电路的第一输出；以及连接到解码器逻辑电路的第二输出，所述解码器逻辑电路具有连接到各所述通道电路的所述启用/停用节点的输出。
20.如权利要求19所述的系统，其中，所述查找表电路还连接到所述锁相环电路。
21.如权利要求16所述的系统，其中，所述带宽和功耗控制电路还包括寄存器，该寄存器包括连接到所述可编程电压源和查找表电路的第一输出；以及连接到解码器逻辑电路的输入的第二输出，所述解码器逻辑电路具有连接到各所述通道电路的所述启用/停用节点的输出。
22.权利要求21所述的系统，其中，所述频率查找表电路还连接到所述锁相环电路。
23.权利要求16中所述的系统，还包括连接到所述发射器的接收器，所述接收器包括可编程电源和可以被启用/停用的通道。
全文摘要
描述了一种方法，该方法包括在包含发射器的电路内传播电信号，以选择该发射器的若干条通道；为每条通道设置速度；为每条通道设置至少一个驱动器电源电压。上述通道的数目和速度决定了该发射器的带宽。因通道数目选择、通道速度设置和驱动器电源电压而导致发射器消耗的功率小于该发射器在另一种通道数目。通道速度和电源电压的组合下消耗的功率。
文档编号G06F1/32GK1977255SQ200580021292
公开日2007年6月6日 申请日期2005年6月27日 优先权日2004年6月30日
发明者柯世华, A·米什拉 申请人:英特尔公司