专利名称：：一种片上系统设计中的复位电路设计方法
技术领域：
：本发明涉及片上系统
技术领域：
，特别是一种有很强通用性的实用片上系统设计中的复位电路设计方法。
背景技术：
：在SOC(片上系统，超大规模集成电路)设计过程中，复位电路的设计是容易被忽略，又会给设计带来困难，并影响芯片工作稳定性的问题。复位电路方案选择和优化实现方法的合适与否会直接影响SOC设计的逻辑综合、静态时序分析、可测性设计，物理设计，功能仿真验证、模块集成等各阶段，并进而影响SOC在系统运行条件下的接口调试难度和运行时的稳定性。目前，复位电路的设计通常是简单的使用全同步复位电路形式、或全异步复位电路形式，部分研发者从实际使用过程中所出现的亚稳态情况、选择复位电路形式对SOC设计过程的影响，提出了一些具体的解决方法，但对SOC研发人员而言，由于复位电路的设计是SOC设计过程中所必需全面考虑、权衡比较的综合性设计问题。不同的设计对象和SOC应用环境需要选用不同的复位电路形式，这就造成研发人员所参考的设计方法缺乏系统和针对性、不能将合理的电路形式应用于特定的电路结构中，甚至出现部分设计方法自相矛盾的情况。
发明内容本发明方法是适用于SOC复位电路设计过程的一套完整的设计流程方法，能够为SOC设计过程中的复位电路设计提供流程化的综合性的解决方案。对单一复位形式的IP类型，采用基于同步复位端和异步复位端的复位电路结构形式；对单时钟域同步SOC，采用基于同步复位端和施密特整形电路的复位电路；对多时钟域SOC，采用基于触发器异步复位端、同步化异步电路、施密特整形电路的复位电路、复位信号时序控制复位电路。该设计方法能有效解决SOC设计过程中的各种复位电路设计问题，为SOC的复位电路设计提供设计策略。并且可提高SOC的系统运行可靠性。设计方法可广泛应用于各种SOC的复位电路设计。本发明的目的在于提供了一个可应用于SOC的系统而又实用的复位电路设计方法。
发明内容主要包括提出了对适用于采用不同复位电路的SOC的分类方法。根据对SOC的分类，本发明提出了一套完整的针对不同SOC所设计的复位电路结构形式和具体复位电路的设计步骤和方法。该发明的具体方法和步骤如下1)首先对SOC按接口和电路结构特征，SOC设计在逻辑综合、门级仿真、物理设计过程中的特殊要求，实际应用时复位信号加载过程对SOC工作可靠性的影响对SOC进行划分。本方法主要将SOC分为3类SOC的IP子模块；适用于全同步复位的SOC；适用于全异步复位的SOC。根据此分类方法，提供相应的复位电路设计解决方案。2)对SOC的IP子模块，复位电路的设计，主要是从便于模块系统集成，避免门级仿真出现“未知(X)态”、便于进行可测性设计等三方面考虑，提出了基于同步复位端或异步复位端的复位电路设计形式，并给出Hdl实现代码。3)对全同步复位的SOC设计，主要是从避免门级仿真出现“未知(X)态”，便于进行前端逻辑设计和后端物理设计，避免同步复位信号加载过程中所引起的亚稳态(metastable)、外界干扰信号对复位端的影响等4个方面进行考虑，采用对同步复位信号端进行同步化处理和在输入端增加带施密特效应的电路PAD以增加输入端口抗干扰抑制能力的同步复位电路形式。4)对全异步复位的SOC设计，主要是从避免异步复位信号释放过程所引起的亚稳态(metastable)、外界干扰信号对复位端的影响、异步复位信号在不同时间到达不同模块的复位端子引起的电路时序紊乱、便于进行前端逻辑设计和后端物理设计等4个方面进行考虑，给出了对异步复位信号端进行同步化处理和增加输入端口抗干扰抑制能力以及控制复位信号到达触发器复位端的时序的异步复位电路设计形式和方法。一种片上系统设计中的复位电路设计方法，其特征在于，根据SOC结构以及复位工作模式提出一套复位电路设计分类方法，根据不同的分类方法，提出了对不同SOC电路形式而采用的复位电路电路结构和设计方法。所述的片上系统设计中的复位电路设计方法，该方法是根据SOC的电路结构特征，SOC设计在逻辑综合、门级仿真、物理设计过程中的特殊要求，实际系统运行时复位信号加载对SOC工作可靠性的影响等多方面因素进行全面考虑所提出的一种操作性很强的全面的分类方法，方法将SOC分为单一复位形式的IP类型，采用基于同步复位端和异步复位端的复位电路结构形式；单时钟域同步SOC；对多时钟域SOC三大类型。所述的片上系统设计中的复位电路设计方法，所述的分类方法，对单一复位形式的IP类型，采用的复位形式是全同步复位或全异步复位的电路复位结构，其特点是IP的复位必须是通过全局复位端进行复位，采用全同步复位或全异步复位方式由SOC的工作模式所确定。所述的片上系统设计中的复位电路设计方法，所述的分类方法，对通用单时钟域同步SOC，如果该SOC的复位信号所复位的其它IC也与该SOC是使用的同一时钟源时，选择的复位电路设计方法所设计出的复位电路其特征在于选择同步复位的电路解决方案，为抑制复位信号端口受干扰而产生的误操作在芯片复位端增加带施密特触发功能的PAD，为解决SOC设计过程中避免仿真“未知态(X态)”出现必须确保复位信号是基于触发器的复位端子进行复位的，针对全局复位扇出数目大的特点，采用创建缓冲区树的方法处理逻辑综合、物理设计时序不能收敛的问题。所述的片上系统设计中的复位电路设计方法，所述的分类方法，对通用多时钟域SOC，单时钟域SOC(系统应用时，该SOC于其它SOC没有使用同一时钟源)电路，选择的方法所设计的复位电路其特征在于选择异步复位的电路解决方案，为抑制复位信号端口受干扰而产生的误操作，选择同步复位的电路解决方案，为解决SOC设计过程中的可测性设计问题，为避免亚稳态现象对复位信号释放的影响，以及根据SOC时钟域电路逻辑模块其启动时序有不同要求的实际情况给出的带时序控制功能的异步复位同步化的电路设计方法。图1是本发明的方法步骤图。图2是基于触发器的同步复位端和异步复位的触发器的电路图。图3是基于触发器的数据输入端的进行复位的触发器电路图。图4是仿真中‘X’传递现象的电路说明示意图。图5是适用于全同步复位的复位电路图。图6是适用于各时钟域电路工作时序不相关的全异步复位的复位电路图。图7是降低亚稳态现象发生的标准同步化电路图。图8是适用于各时钟域电路工作时序有严格要求的全异步复位的复位电路图。具体实施例方式图1的发明的方法，其步骤如下实施方式的第一步是对复位电路所应用的SOC设计对象进行分析，分析内容主要是对SOC电路结构、SOC具体设计因素、SOC复位电路工作模式等3方面进行考虑。其中对SOC电路结构的分析内容需要分析SOC的时钟域情况、复位电路在SOC的分布情况进行分析；SOC具体设计因素需要分析可使用的库单元的类型，仿真验证中“X”态现象对仿真验证的考虑，复位信号对物理设计的影响三方面进行分析；SOC复位电路工作模式需要对SOC的复位电路是工作在同步或异步方式，SOC的复位信号的接口干扰程度进行分析。实施方式的第二步是根据对SOC的分析内容进行分类，本发明提出的适用于SOC的复位电路的类型主要包括以下3类SOC的IP子模块，适用于全同步复位的SOC，全异步复位的SOC。具体分类方法和步骤如下1)SOC的IP子模块，是指可提供给SOC做系统芯片集成的设计子模块，从SOC电路结构考虑，其特征在于时钟域为单时钟域方式(如果是多时钟域，按第3种方式处理)，从SOC复位工作模式方面考虑，其特征在于SOC整体复位工作方式决定SOC的IP设计中应采用同步复位或异步复位方式。2)适用于全同步复位的SOC，是指根据系统应用规范需求，芯片的复位端子完全工作于同步复位操作模式下，满足此分类的SOC主要有以下2个特征从SOC电路结构考虑，SOC正常工作时为单一时钟域；从对SOC设计过程的考虑，如果未通过触发器的复位端进行复位，在进行仿真过程中，有可能出现“X”态仿真；从SOC复位工作模式方面考虑，在系统级应用进行应用时，该SOC的复位信号所复位的其它IC与该SOC使用的同一时钟源。对此类复位电路的设计需要复位电路能解决复位端子受外界干扰(同步电源开关噪声、信号串绕)等因素的影响；复位信号不满足setup/hold的需求而造成的亚稳态工作状态；复位电路设计不合理导致仿真设计中出现“X态”问题。3)全异步复位的SOC，是指SOC的复位端工作于异步复位的工作模式下。此类SOC主要有以下2个特点1)从SOC结构来看，SOC本身是一个多时钟域结构的电路；SOC是单时钟电路结构，但该SOC的复位信号所复位的其它IC与该SOC使用的不是同一时钟源。2)从SOC的工作模式来看，SOC的内部多时钟域模块工作于不同的复位时刻，SOC在系统工作时，工作于不同的复位时刻。发明方法所提出的分类标准也表明，对绝大多数SOC设计而言，应该尽量使用全异步复位的工作方式。实施方式的第三步是根据文中
发明内容部分第2步所提出的分类方法所述，如果对应于SOC的IP子模块，应该采用
发明内容部分第3节所采用的复位电路设计方法。复位电路采用基于同步复位端或异步复位端的复位电路形式(如图2)，考虑到在目前的SOC设计中的数字电路部分，通常是在库提供商提供基本库单元的基础上完成数字电路的设计，使用基于触发器的同步复位端或异步复位端的复位方式可以为SOC可测性设计和仿真验证提供高质量的保证，除非是对SOC的面积有特殊要求，在SOC的每一个触发器上都应该带有复位端子，如果对面积有特殊要求，也应该确保在模块的第一级触发器的同步复位端或异步复位端实现复位控制。图3是基于数据输入端实现复位的触发器，图4说明如果没有通过同步寄存器的数据输入端复位的复位方式有可能造成门级仿真时出现未知态(′X′)传递的现象的原理图，这是由于一方面，寄存器的复位信号和寄存器的数据输入信号只能通过寄存器的数据输入端起作用，使得寄存器的复位信号必然要通过一定的组合逻辑才能在时钟信号的作用下，对寄存器起到复位作用。另一方面，EDA综合工具和仿真工具所考虑的逻辑值是不同的，综合工具使用的是二值逻辑，(即只考虑‘0’和‘1’状态，而仿真工具则考虑的是多值逻辑。以图3为例，在初始阶段，DC认为寄存器单元DFF1的输出Q是‘0’或‘1’，因此，当RST＝‘0’时，DFF2必然复位，然而仿真工具VCS却认为在初始阶段，DFF1的输出Q是‘X’，因此，当Reset＝‘0’时，DFF2的输出也为‘X’。从而导致在功能仿真阶段时，芯片无法进入初始化状态。考虑到使用IP进行系统整合时，整个SOC有可能是同步复位操作模式，也有可能是异步复位操作工作模式，因此，该IP需要设计成可工作于同步复位操作模式，也可工作于异步复位操作模式，其Verilog实现代码分别如下always@(posedgeclkornegedgerst)//基于异步复位端的复位电路if(！rst)q＜＝1′b0；elseq＜＝d；endmodulealways@(posedgeclk)//基于同步复位端的复位电路if(！rst)q＜＝1′b0；elseq＜＝d；endmodule实施方式的第四步是根据文中
发明内容部分第2节所提出的分类方法所述，如果对应于适用于全同步复位的SOC，应该采用
发明内容部分第4部分所采用的复位电路设计方法。图5是针对此类SOC设计的复位电路形式，对此类SOC设计，为了避免外界干扰，复位端子通过一个施密特触发电路、延迟单元和或门(低电平复位，如果是高电平复位，则将或门改为与门)进入复位网络，利用施密特触发电路的滞回效应可以实现脉冲整形从而有效的抑制干扰，利用延迟单元与或门的共同作用可以滤除异常波形对复位电路的影响。为了避免触发器通过同步输入端复位导致的仿真过程中出现“X态”(未知态)给仿真验证带来的困难，整个SOC的复位都应遵守使用库单元的同步复位端子进行复位的原则，在进行逻辑综合以及物理设计的过程中，尤其是在处理百万门级ASIC的设计时，由于其全局复位信号所驱动的扇出数目就相当高，需要进行特殊设计，目前较好的物理综合工具如(PC)，提供了处理这类高扇出网络的方法，设计者在进行逻辑级别的综合时，用命令set_ideal_net可以将全局复位信号设置成为理想信号，完成逻辑级别综合时，由物理综合工具用create_buffer_tree，完成复位信号网络的物理综合。实施方式的第五步是根据文中
发明内容部分第2节所提出的分类方法所述，如果对应于适用于全异步复位的SOC，应该采用
发明内容部分第2节所采用的复位电路设计方法。考虑因素主要有复位端子受外界干扰(同步电源开关噪声、信号串绕)等因素的影响；复位信号在复位释放时未能满足异步复位端recovery时间的要求，从而导致的亚稳态工作状态；复位信号的释放信号到达不同时钟域触发器的时刻不一致导致的不同时钟域的逻辑电路工作时序的紊乱；在SOC可测性、逻辑综合、物理设计等SOC设计过程中的影响。对此类SOC电路，可以进一步细分为以下两类各时钟域电路存在仲裁逻辑，复位信号释放时刻有序与否不会影响整个SOC的正常工作；各时钟域电路的初始工作时刻必须有先后之分。对第1种SOC，采用图6的复位电路形式，该电路的复位端子通过一个施密特触发电路、延迟单元和或门(低电平复位，如果是高电平复位，则将或门改为与门)的功能主要是为抑制各种干扰信号的影响，经此电路处理后，复位信号再作为另外两个同步触发器的清零端，此两个触发器的输出再连接到多路开关(MUX)后进入复位网络，经同步触发器的好处是避免在复位信号释放时所出现的亚稳态现象。增加的多路开关所具备的功能可以实现将复位信号从触发器的输出端直接旁路，便于VLSI的可测性设计。图7是一种标准形式的同步化器，可以很大程度的削弱亚稳态现象的影响。对第二种SOC，各时钟域内电路启动是有严格时序要求的，针对这种情况，给出了图8的复位电路形式，与图6相比，其区别在与可以实现各时钟域电路复位启动的严格时序控制，SOC研发人员可以根据所设计SOC的电路时钟域的电路结构和实际工作情况，选择相应的复位电路设计策略和电路形式。具体实施例针对SOC的复位电路设计方法已经在中国科学院微电子研究所研制的450万门超高速DSP芯片Speed-I中得到应用。该DSP芯片设计工作频率80Mhz，规模达到450万门，在中芯国际0.18um工艺生产线上流片，在北京华大泰斯特半导体检测技术有限公司的Agilent93000测试仪上测试通过。利用该复位电路设计方法，我们迅速制定了该SOC的复位电路设计策略，利用发明所提供的电路形式和设计方法，很好的解决了复位电路对SOC设计中逻辑综合、功能仿真、物理设计等几方面所带来的技术问题。同时，实际系统的测试和可靠运行也充分证明了考虑亚稳态以及外界干扰信号后所使用的特殊电路形式的实用性和科学性。(本发明的方法尚未公开)。权利要求1，一种片上系统设计中的复位电路设计方法，其特征在于，根据SOC结构以及复位工作模式提出一套复位电路设计分类方法，根据不同的分类方法，提出了对不同SOC电路形式而采用的复位电路电路结构和设计方法。2，根据权利要求1所述的片上系统设计中的复位电路设计方法，其特征在于该方法是根据SOC的电路结构特征，SOC设计在逻辑综合、门级仿真、物理设计过程中的特殊要求，实际系统运行时复位信号加载对SOC工作可靠性的影响等多方面因素进行全面考虑所提出的一种操作性很强的全面的分类方法，方法将SOC分为单一复位形式的IP类型，采用基于同步复位端和异步复位端的复位电路结构形式；单时钟域同步SOC；对多时钟域SOC三大类型。3，根据权利要求2所述的片上系统设计中的复位电路设计方法，其特征在于所述的分类方法，对单一复位形式的IP类型，采用的复位形式是全同步复位或全异步复位的电路复位结构，其特点是IP的复位必须是通过全局复位端进行复位，采用全同步复位或全异步复位方式由SOC的工作模式所确定。4，根据权利要求2所述的片上系统设计中的复位电路设计方法，其特征在于所述的分类方法，对通用单时钟域同步SOC，如果该SOC的复位信号所复位的其它IC也与该SOC是使用的同一时钟源时，选择的复位电路设计方法所设计出的复位电路其特征在于选择同步复位的电路解决方案，为抑制复位信号端口受干扰而产生的误操作在芯片复位端增加带施密特触发功能的PAD，为解决SOC设计过程中避免仿真“未知态(X态)”出现必须确保复位信号是基于触发器的复位端子进行复位的，针对全局复位扇出数目大的特点，采用创建缓冲区树的方法处理逻辑综合、物理设计时序不能收敛的问题。5，根据权利要求2所述的片上系统设计中的复位电路设计方法，其特征在于所述的分类方法，对通用多时钟域SOC，单时钟域SOC(系统应用时，该SOC于其它SOC没有使用同一时钟源)电路，选择的方法所设计的复位电路其特征在于选择异步复位的电路解决方案，为抑制复位信号端口受干扰而产生的误操作，选择同步复位的电路解决方案，为解决SOC设计过程中的可测性设计问题，为避免亚稳态现象对复位信号释放的影响，以及根据SOC时钟域电路逻辑模块其启动时序有不同要求的实际情况给出的带时序控制功能的异步复位同步化的电路设计方法。6，根据权利要求1所述的片上系统设计中的复位电路设计方法，步骤如下1)首先对SOC按接口和电路结构特征，SOC设计在逻辑综合、门级仿真、物理设计过程中的特殊要求，实际应用时复位信号加载过程对SOC工作可靠性的影响对SOC进行划分，主要将SOC分为3类SOC的IP子模块；适用于全同步复位的SOC；适用于全异步复位的SOC；2)对SOC的IP子模块，复位电路的设计，避免门级仿真出现“未知(X)态”、便于进行可测性设计三方面考虑，提出基于同步复位端或异步复位端的复位电路设计形式，并给出Hdl实现代码；3)对全同步复位的SOC设计，主要是从避免门级仿真出现“未知(X)态”，避免同步复位信号加载过程中所引起的亚稳态、外界干扰信号对复位端的影响4个方面进行考虑，采用对同步复位信号端进行同步化处理和在输入端增加带施密特效应的电路PAD以增加输入端口抗干扰抑制能力的同步复位电路形式；4)对全异步复位的SOC设计，主要是从避免异步复位信号释放过程所引起的亚稳态、外界干扰信号对复位端的影响、异步复位信号在不同时间到达不同模块的复位端子引起的电路时序紊乱、便于进行前端逻辑设计和后端物理设计4个方面进行考虑，给出对异步复位信号端进行同步化处理和增加输入端口抗干扰抑制能力以及控制复位信号到达触发器复位端的时序的异步复位电路设计形式和方法。7，根据权利要求1所述的片上系统设计中的复位电路设计方法，其步骤如下第一步是对复位电路所应用的SOC设计对象进行分析，对SOC电路结构、SOC具体设计因素、SOC复位电路工作模式3方面进行考虑，其中对SOC电路结构的分析内容需要分析SOC的时钟域情况、复位电路在SOC的分布情况进行分析；SOC具体设计因素需要分析可使用的库单元的类型，仿真验证中“X”态现象对仿真验证的考虑，复位信号对物理设计的影响三方面进行分析；第二步是根据对SOC的分析内容进行分类，适用于SOC的复位电路的类型主要包括以下3类SOC的IP子模块，适用于全同步复位的SOC，全异步复位的SOC，具体分类方法和步骤如下1)SOC的IP子模块，是指可提供给SOC做系统芯片集成的设计子模块，从SOC电路结构考虑；2)适用于全同步复位的SOC，是指根据系统应用规范需求，芯片的复位端子完全工作于同步复位操作模式下，满足此分类的SOC主要有以下2个特征从SOC电路结构考虑，SOC正常工作时为单一时钟域；从对SOC设计过程的考虑，如果未通过触发器的复位端进行复位，在进行仿真过程中，有可能出现“X”态仿真；从SOC复位工作模式方面考虑，在系统级应用进行应用时，该SOC的复位信号所复位的其它IC与该SOC使用的同一时钟源；3)全异步复位的SOC，是指SOC的复位端工作于异步复位的工作模式下，此类SOC主要有以下2个特点1)从SOC结构来看，SOC本身是一个多时钟域结构的电路；SOC是单时钟电路结构，但该SOC的复位信号所复位的其它IC与该SOC使用的不是同一时钟源，2)从SOC的工作模式来看，SOC的内部多时钟域模块工作于不同的复位时刻，SOC在系统工作时，工作于不同的复位时刻，所提出的分类标准也表明，对绝大多数SOC设计而言，应该尽量使用全异步复位的工作方式；第三步是根据，所提出的分类方法，如果对应于SOC的IP子模块，应该采用所采用的复位电路设计方法，复位电路采用基于同步复位端或异步复位端的复位电路形式，考虑到在目前的SOC设计中的数字电路部分，通常是在库提供商提供基本库单元的基础上完成数字电路的设计，使用基于触发器的同步复位端或异步复位端的复位方式可以为SOC可测性设计和仿真验证提供高质量的保证，除非是对SOC的面积有特殊要求，在SOC的每一个触发器上都应该带有复位端子，如果对面积有特殊要求，也应该确保在模块的第一级触发器的同步复位端或异步复位端实现复位控制，寄存器的复位信号和寄存器的数据输入信号只能通过寄存器的数据输入端起作用，使得寄存器的复位信号必然要通过一定的组合逻辑才能在时钟信号的作用下，对寄存器起到复位作用，另一方面，EDA综合工具和仿真工具所考虑的逻辑值是不同的，综合工具使用的是二值逻辑，即只考虑‘0’和‘1’状态，而仿真工具则考虑的是多值逻辑；第四步是根据所提出的分类方法所述，如果对应于适用于全同步复位的SOC，应该采用所采用的复位电路设计方法，针对此类SOC设计的复位电路形式，对此类SOC设计，为了避免外界干扰，复位端子通过一个施密特触发电路、延迟单元和或门进入复位网络，利用施密特触发电路的滞回效应可以实现脉冲整形从而有效的抑制干扰，利用延迟单元与或门的共同作用可以滤除异常波形对复位电路的影响，为了避免触发器通过同步输入端复位导致的仿真过程中出现“X态”；第五步是根据所提出的分类方法所述，如果对应于适用于全异步复位的SOC，应该采用所采用的复位电路设计方法，考虑因素主要有复位端子受外界干扰因素的影响；复位信号在复位释放时未能满足异步复位端时间的要求，从而导致的亚稳态工作状态；复位信号的释放信号到达不同时钟域触发器的时刻不一致导致的不同时钟域的逻辑电路工作时序的紊乱；在SOC可测性、逻辑综合、物理设计SOC设计过程中的影响。全文摘要本发明涉及片上系统
技术领域：
，特别是一种片上系统设计中的复位电路设计方法。根据SOC结构以及复位工作模式提出一套复位电路设计分类方法，根据不同的分类方法，提出了对不同SOC电路形式而采用的复位电路电路结构和设计方法。对单一复位形式的IP类型，采用基于同步复位端和异步复位端的复位电路结构形式；对单时钟域同步SOC，采用基于同步复位端和施密特整形电路的复位电路；对多时钟域SOC，采用基于触发器异步复位端、同步化异步电路、施密特整形电路的复位电路、复位信号时序控制复位电路。设计方法可广泛应用于各种SOC的复位电路设计。文档编号G06F1/24GK101082939SQ20061001204公开日2007年12月5日申请日期2006年5月31日优先权日2006年5月31日发明者吴斌,周玉梅,黑勇申请人:中国科学院微电子研究所