支持未缓冲型与寄存型内存模块的计算机系统与方法

专利名称：支持未缓冲型与寄存型内存模块的计算机系统与方法
技术领域：
本发明关于一种计算机系统与方法，尤其是关于一种可供选择性地插置至少一寄存型或至少一未缓冲型内存模块的计算机系统与方法。
背景技术：
未缓冲型双列直插式内存模块(Unbuffered Dual Inline Memory Module，Unbuffered DIMM)与寄存型双列直插式内存模块(Registered Dual InlineMemory Module，DIMM)是两种常见的内存模块类型。
未缓冲型双列直插式内存模块指的是没有经过缓冲的双列直插式内存模块，其定位在台式计算机市场。未缓冲型双列直插式内存模块的优点是便宜、普遍、速度快，且能够满足高性能的需求。
寄存型双列直插式内存模块指的则是地址和控制信号经过寄存，时钟经过锁相环(Phase Locked Loop，PLL)锁相的双列直插式内存模块，其定位在工作站和服务器计算机市场。寄存型双列直插式内存模块的优点是具有较好的稳定性，不过其速度较慢、价格也较昂贵，通常运用在较高内存需求的产品上。
寄存型双列直插式内存模块与未缓冲型双列直插式内存模块的其中一个重要差别在于其所需的中央处理单元的时序接脚(Clock Pin)的数量。寄存型双列直插式内存模块只需要1支时序接脚以传送1组时序信号(Clock Signal)，而未缓冲型双列直插式内存模块则需要3支时序接脚以传送3组时序信号。因此，如果计算机系统中的中央处理器的规格仅能支持寄存型双列直插式内存模块，例如AMD K8 Opteron CPU，则此计算机系统将无法使用未缓冲型双列直插式内存模块。
然而，寄存型双列直插式内存模块费用较为昂贵、速度较为缓慢，如果计算机系统仅能支持寄存型双列直插式内存模块，而不能支持未缓冲型双列直插式内存模块，则这样的计算机系统不仅在内存的选择上缺少弹性，而且还会增加成本。
虽然先前技术在美国专利US6,711,464号中已揭示一种技术，其可借由将寄存型/缓冲型内存模块的寄存器或缓冲器予以致能或失能，而使该寄存型/缓冲型内存模块可以作为通常的寄存型/缓冲型内存模块使用或者作为未缓冲型内存模块使用，但是利用此一先前技术的计算机系统仍然必须插置费用较为昂贵的寄存型内存模块，而不能直接插置未缓冲型内存模块。因此，美国专利US6,711,464号所揭示的先前技术仍然不能解决选购内存模块的成本问题。
因此，实在有必要提供一种可以同时支持一般市面上的未缓冲型内存模块(特别是未缓冲型双列直插式内存模块)与寄存型内存模块(特别是寄存型双列直插式内存模块)的计算机系统及方法，以增加计算机系统在内存的选择上的弹性，同时也可减少计算机系统使用内存的成本。

发明内容鉴于先前技术所存在的问题，本发明提供一种可同时支持一般市面上的未缓冲型内存模块与寄存型内存模块的计算机系统及方法。通过本发明，原本仅支持寄存型内存模块的处理器，就能同时支持未缓冲型内存模块，而增加使用者对内存的选择性以及便利性。
本发明首先提供一种支持未缓冲型与寄存型内存模块的计算机系统，它可供选择性地插置至少一寄存型内存模块或至少一未缓冲型内存模块，此计算机系统包含一印刷电路板(Printed Circuit Board，PCB)、至少一寄存型/未缓冲型双用内存模块插槽(Registered/Unbuffered Dual Mode Memory ModuleSocket)、一处理器、至少三组信号线以及一基本输入/输出系统。
其中，至少一寄存型/未缓冲型双用内存模块插槽设置在印刷电路板上，并且每一寄存型/未缓冲型双用内存模块插槽被配置为可供选择性地插置一寄存型内存模块或一未缓冲型内存模块；处理器设置在印刷电路板上，并且被配置为可传送三组时序信号至每一寄存型/未缓冲型双用内存模块插槽，其中一组时序信号提供给寄存型内存模块及未缓冲型内存模块共享，另外两组时序信号则提供给未缓冲型内存模块使用；至少三组信号线被设置在印刷电路板上，并且被配置为可自处理器传送三组时序信号至每一寄存型/未缓冲型双用内存模块插槽；以及基本输入/输出系统设置在印刷电路板上，并且被配置为当每一寄存型/未缓冲型双用内存模块插槽插置有寄存型内存模块或未缓冲型内存模块时，分辨其所插置的是寄存型内存模块或者未缓冲型内存模块。
在本发明的一实施例中，针对每一寄存型/未缓冲型双用内存模块插槽，本发明提供三组信号线自处理器的三根时序接脚连接至每一寄存型/未缓冲型双用内存模块插槽的相对应的三根时序接脚，以将三组时序信号自处理器传送至每一寄存型/未缓冲型双用内存模块插槽；并且这些信号线的每一线距符合寄存型内存的线距要求以及未缓冲型内存的线距要求。
在本发明的一实施例中，本发明除了设置至少一寄存型/未缓冲型双用内存模块插槽外，还可进一步设置至少一寄存型内存模块插槽，以供插置寄存型内存模块；或者本发明可进一步设置至少一未缓冲型内存模块插槽，以供插置未缓冲型内存模块。
在本发明的一实施例中，寄存型内存模块较佳者为一寄存型双列直插式内存模块；未缓冲型内存模块较佳者为一未缓冲型双列直插式内存模块；并且处理器较佳者为一中央处理单元。
此外，本发明尚提供一种支持未缓冲型与寄存型内存模块的方法，使计算机系统可供选择性地插置至少一寄存型内存模块或至少一未缓冲型内存模块，其中该计算机系统包含一处理器以及一基本输入/输出系统，该方法包含以下步骤1.配置至少一寄存型/未缓冲型双用内存模块插槽，其中每一寄存型/未缓冲型双用内存模块插槽被配置为可供选择性地插置一寄存型内存模块或一未缓冲型内存模块；2.针对每一寄存型/未缓冲型双用内存模块插槽，传送三组时序信号，其中一组时序信号提供给寄存型内存模块及未缓冲型内存模块共享，另外两组时序信号则提供给未缓冲型内存模块使用；3.设置传送时序信号的信号线，以使其线距符合寄存型内存模块的线距要求以及未缓冲型内存模块的线距要求；以及4.检测每一寄存型/未缓冲型双用内存模块插槽插置，以当其插置有寄存型内存模块或未缓冲型内存模块时，分辨其所插置的是寄存型内存模块或者未缓冲型内存模块。
在本发明的一实施例中，本发明的方法可进一步包含以下步骤1.配置至少一寄存型内存模块插槽，以供插置寄存型内存模块；以及2.传送一组时序信号至每一寄存型内存模块插槽，以提供给寄存型内存模块使用。
或者，在本发明的一实施例中，本发明的方法可进一步包含以下步骤1.配置至少一未缓冲型内存模块插槽，以供插置缓冲型内存模块；以及2.传送三组时序信号至每一未缓冲型内存模块插槽，以提供给未缓冲型内存模块使用。

图1为依据本发明的一实施例的计算机系统的配置示意图。
图2为依据本发明的另一实施例的计算机系统的配置示意图。
图3为依据本发明的一实施例的方法的步骤流程图。
图4为依据本发明的另一实施例的方法的步骤流程图。
图5为依据本发明的再另一实施例的方法的步骤流程图。
具体实施方式为让本发明的上述和其它目的、特征和优点能更明显易懂，下文即举出较佳实施例，并配合所附图，说明本发明的具体实施方式
。
在先前技术中，由于一些特定计算机系统的内存类型的使用受到中央处理单元规格上的限制。因此，尽管符合联合电子设备工程会议(Joint ElectronDevice Engineering Council，JEDEC)规格的寄存型/未缓冲型内存模块共享的插槽上具有3支时序接脚，但如果计算机系统中的中央处理器的规格仅能支持寄存型双列直插式内存模块，例如AMD K8 Opteron CPU，则此计算机系统将无法使用未缓冲型双列直插式内存模块。但是，借由本发明，则可使原本仅支持未缓冲型双列直插式内存模块的中央处理器，例如AMD K8 Opteron CPU也能同时支持未缓冲型双列直插式内存模块。
以下请参阅图1关于根据本发明的一实施例的可同时支持寄存型内存模块以及未缓冲型内存模块的计算机系统的配置示意图。
如图1所示，本发明的计算机系统包含一印刷电路板10、两个寄存型/未缓冲型双用内存模块插槽20及22、一处理器30以及一基本输入/输出系统40。其中，寄存型/未缓冲型内存模块插槽20及22、处理器30以及基本输入/输出系统40皆被设置在印刷电路板10上。
在本发明的一实施例中，寄存型/未缓冲型内存模块插槽20及22较佳者为寄存型/未缓冲型双列直插式内存模块插槽，其可供选择性地插置一寄存型双列直插式内存模块(图未示)或一未缓冲型双列直插式内存模块(图未示)；处理器30较佳者为一中央处理单元；并且印刷电路板10较佳者为一主板(MotherBoard)。
如图1所示，本发明的寄存型/未缓冲型内存模块插槽20具有3支时序接脚P201、P202以及P203；寄存型/未缓冲型内存模块插槽22具有3支时序接脚P221、P222以及P223；并且处理器30具有6支时序接脚P301、P302、P303、P304、P305及P306分别与寄存型/未缓冲型内存模块插槽20及22的6支时序接脚P201、P202、P203以及P221、P222、P223相对应。
如此，本发明即可利用处理器30的6支时序接脚P301、P302、P303、P304、P305及P306，分别借由信号线L1、L2、L3、L4、L5及L6，而与寄存型/未缓冲型内存模块插槽20及22的时序接脚P201、P202、P203以及P221、P222、P223电性连接，而分别传送三组时序信号至寄存型/未缓冲型内存模块插槽20以及22。其中，一组时序信号(例如信号线L1或L4所传递的时序信号)提供给寄存型内存模块及未缓冲型内存模块共享，另外两组时序信号(例如信号线L2、L3或L5、L6所传递的时序信号)则提供给未缓冲型内存模块使用。
再者，由于寄存型内存模块对于信号线的每一线距的要求较宽松，而未缓冲型内存模块对于信号线的每一线距的要求较严格，可容许线距误差较小。因此，为使本发明能顺利实施，在本发明的一实施例中，本发明的信号线L1、L2、L3、L4、L5及L6被配置为分别符合寄存型内存模块以及未缓冲型内存模块对于信号线的每一线距的要求。
如此，当寄存型/未缓冲型内存模块插槽20或22插置一寄存型内存模块时，本发明可提供一组时序信号供该寄存型内存模块使用；而当寄存型/未缓冲型内存模块插槽20或22插置一未缓冲型内存模块时，则本发明可提供三组时序信号供该未缓冲型内存模块使用。因为寄存型内存模块只需一组时序信号，而未缓冲型内存模块需要三组时序信号，因此，本发明的计算机系统借由图1所示的配置，即可同时支持寄存型内存模块及未缓冲型内存模块。
另外，如图1所示，基本输入/输出系统40也被设置在印刷电路板10上，并与寄存型/未缓冲型双用内存模块插槽20及22以及处理器30电性连接。当寄存型/未缓冲型双用内存模块插槽20或22插置有一寄存型内存模块或一未缓冲型内存模块时，基本输入/输出系统40可分辨其所插置的是寄存型内存模块或未缓冲型内存模块，而使计算机系统可进一步利用该寄存型内存模块或未缓冲型内存模块。由于利用基本输入/输出系统40检测内存种类，并且将所检测到的内存种类对应到所需使用的内存时间参数的技术属熟悉此项技术者所周知，在此不予赘述。
然而，此处需注意的是，虽然如图1所示在本发明的一实施例中，本发明设置两个寄存型/未缓冲型双用内存模块插槽20及22，但是本发明并不以此为限，只要处理器30能支持所需的时序信号，本发明可以设置更多个寄存型/未缓冲型双用内存模块插槽。或者，本发明除了设置寄存型/未缓冲型双用内存模块插槽外，还可以设置仅供寄存型内存模块使用的寄存型内存模块插槽及/或仅供未缓冲型内存模块使用的未缓冲型内存模块插槽。
例如，如图2所示，在本发明的一实施例中，如果处理器30为一AMD K8Opteron CPU，则可以提供P301、P302、P303、P304、P305、P306、P307及P308共8支时序接脚，分别代表接脚位置(U24，U25)、(AA23，Y23)、(AD20，AD21)、(J23，H23)、(T23，R23)、(L25，L24)、(AE20，AE21)以及(G21，G20)，以传递8组时序信号。因此本发明除了可如图1所示，设置两个寄存型/未缓冲型双用内存模块插槽20及22并使用其中6支时序接脚外，还可以再设置两个仅供寄存型内存模块使用的寄存型内存模块插槽24及26，而利用剩下的2支时序接脚P306及P307，并借由信号线L7及L8连接寄存型内存模块插槽24及26的时序接脚P241及P242，而分别传送一组时序信号至每一寄存型内存模块插槽24及26。如此，本发明的计算机系统即可供选择性地最多插置2支未缓冲型内存模块，或者2支未缓冲型内存模块加上2支寄存型内存模块，或者4支寄存型内存模块，而大幅改进先前技术的缺点。
此外，本发明另外提供一种支持未缓冲型与寄存型内存模块的方法，可使一计算机系统可供选择性地插置至少一寄存型内存模块或至少一未缓冲型内存模块的方法。请参考图3关于依据本发明的方法的步骤流程图。
如图3所示，本发明首先进行步骤S11，配置至少一寄存型/未缓冲型双用内存模块插槽，以使每一寄存型/未缓冲型双用内存模块插槽皆可供选择性地插置一寄存型内存模块或一未缓冲型内存模块。例如，如图1所示，本发明是配置两个寄存型/未缓冲型双用内存模块插槽20及22。
接着，本发明进行步骤S12，针对每一寄存型/未缓冲型双用内存模块插槽，分别传送三组时序信号。其中一组时序信号提供给寄存型内存模块及未缓冲型内存模块共享，另外两组时序信号则提供给未缓冲型内存模块使用。例如，如图1所示，本发明是自处理器30分别传送三组时序信号至寄存型/未缓冲型双用内存模块插槽20及22。
此外，在步骤S12中，传送时序信号的信号线被配置为符合寄存型内存模块的线距要求以及未缓冲型内存模块的线距要求。
接着，本发明进行步骤S13，检测寄存型/未缓冲型双用内存模块插槽，以当任何一寄存型/未缓冲型双用内存模块插槽插置有寄存型内存模块或未缓冲型内存模块时，分辨其所插置的是寄存型内存模块或者未缓冲型内存模块。例如，如图1所示，本发明是利用基本输入/输出系统40检测寄存型/未缓冲型双用内存模块插槽20及22，并分辨其所插置的内存类型。
此外，在本发明的一实施例中，本发明还可以如图4所示，进一步进行步骤S14，配置至少一寄存型内存模块插槽，以使每一寄存型内存模块插槽被配置为可供插置一寄存型内存模块；步骤S15，传送一组时序信号至每一寄存型内存模块插槽，以提供给寄存型内存模块使用；以及步骤S16，检测寄存型内存模块插槽，以分辨其是否插置寄存型内存模块。
或者，本发明可如图5所示，进一步进行步骤S17，配置至少一未缓冲型内存模块插槽，以使每一未缓冲型内存模块插槽被配置为可供插置未缓冲型内存模块；步骤S18，传送三组时序信号至每一未缓冲型内存模块插槽，以提供给该未缓冲型内存模块使用；以及步骤S19，检测未缓冲型内存模块插槽，以分辨其是否插未缓冲型内存模块。。
如此，即可利用本发明的方法使一计算机系统可供选择性地插置至少一寄存型内存模块及/或至少一未缓冲型内存模块。
权利要求
1.一种支持未缓冲型与寄存型内存模块的计算机系统，可供选择性地插置至少一寄存型双列直插式内存模块(Registered Dual Inline Memory Module，Registered DIMM)或至少一未缓冲型双列直插式内存模块(Unbuffered DualInline Memory Module，Unbuffered DIMM)，该计算机系统包含一印刷电路板(Printed Circuit Board，PCB)；至少一寄存型/未缓冲型双用双列直插式内存模块插槽(Registered/Unbuffered Dual Mode Dual Inline Memory ModuleSocket)，设置在该印刷电路板上，其中每一寄存型/未缓冲型双用双列直插式内存模块插槽被配置为可供选择性地插置一寄存型双列直插式内存模块或一未缓冲型双列直插式内存模块；一中央处理单元(Central Processing Unit，CPU)，设置于该印刷电路板上，该中央处理单元被配置为可传送三组时序信号至每一寄存型/未缓冲型双用双列直插式内存模块插槽，其中一组时序信号提供给该寄存型双列直插式内存模块及该未缓冲型双列直插式内存模块共享，另外两组时序信号则提供给该未缓冲型双列直插式内存模块使用；至少三组信号线，设置在该印刷电路板上，该至少三组信号线被配置为可自该中央处理单元传送三组时序信号至每一寄存型/未缓冲型双用双列直插式内存模块插槽；以及一基本输入/输出系统(Basic Input/Output System，BIOS)，设置在该印刷电路板上，该基本输入/输出系统被配置为当每一寄存型/未缓冲型双用双列直插式内存模块插槽插置有该寄存型双列直插式内存模块或该未缓冲型双列直插式内存模块时，分辨其所插置的是该寄存型双列直插式内存模块或该未缓冲型双列直插式内存模块。
2.如权利要求1所述的支持未缓冲型与寄存型内存模块的计算机系统，其特征在于，该至少三组信号线的每一线距符合该寄存型双列直插式内存模块的线距要求以及该未缓冲型双列直插式内存模块的线距要求。
3.如权利要求1所述的支持未缓冲型与寄存型内存模块的计算机系统，进一步包含至少一寄存型双列直插式内存模块插槽，其特征在于，每一寄存型双列直插式内存模块插槽可供插置该寄存型双列直插式内存模块。
4.如权利要求1所述的支持未缓冲型与寄存型内存模块的计算机系统，进一步包含至少一未缓冲型双列直插式内存模块插槽，其特征在于，每一未缓冲型双列直插式内存模块插槽可供插置该未缓冲型双列直插式内存模块。
5.如权利要求1所述的支持未缓冲型与寄存型内存模块的计算机系统，其特征在于，借由将该中央处理单元的三根时序接脚(Clock Pin)连接至每一寄存型/未缓冲型双用双列直插式内存模块插槽的相对应的三根接脚，将该三组时序信号自该中央处理单元传送至每一寄存型/未缓冲型双用双列直插式内存模块插槽。
6.一种支持未缓冲型与寄存型内存模块的方法，使一计算机系统可供选择性地插置至少一寄存型内存模块(Registered Memory Module)或至少一未缓冲型内存模块(Unbuffered Memory Module)，该计算机系统包含一处理器(Processor)以及一基本输入/输出系统，其特征在于，该方法包含以下步骤配置至少一寄存型/未缓冲型双用内存模块插槽(Registered/Unbuffered Dual Mode MemoryModule Socket)，其中每一寄存型/未缓冲型双用内存模块插槽被配置为可供选择性地插置一寄存型内存模块或一未缓冲型内存模块；传送至少三组时序信号至每一寄存型/未缓冲型双用内存模块插槽，其中一组时序信号提供给该寄存型内存模块及该未缓冲型内存模块共享，另外两组时序信号则提供给该未缓冲型内存模块使用；以及检测每一寄存型/未缓冲型双用内存模块插槽，以当每一寄存型/未缓冲型双用内存模块插槽插置有该寄存型内存模块或该未缓冲型内存模块时，分辨其所插置的是该寄存型内存模块或该未缓冲型内存模块。
7.如权利要求6所述的支持未缓冲型与寄存型内存模块的方法，其特征在于，该方法进一步包含以下步骤设置传送该至少三组时序信号的至少三组信号线，以使该至少三组信号线的线距符合该寄存型内存模块的线距要求以及该未缓冲型内存模块的线距要求。
8.如权利要求6所述的支持未缓冲型与寄存型内存模块的方法，进一步包含以下步骤配置至少一寄存型内存模块插槽，其特征在于，每一寄存型内存模块插槽被配置为可供插置该寄存型内存模块；以及传送一组时序信号至每一寄存型内存模块插槽，以提供给该寄存型内存模块使用。
9.如权利要求6所述的支持未缓冲型与寄存型内存模块的方法，进一步包含以下步骤配置至少一未缓冲型内存模块插槽，其特征在于，每一未缓冲型内存模块插槽被配置为可供插置该未缓冲型内存模块；以及传送三组时序信号至每一未缓冲型内存模块插槽，以提供给该未缓冲型内存模块使用。
10.如权利要求6、权利要求7、权利要求8所述的支持未缓冲型与寄存型内存模块的方法，其特征在于，该寄存型内存模块为一寄存型双列直插式内存模块，该未缓冲型内存模块为一未缓冲型双列直插式内存模块。
11..如权利要求6、权利要求7、权利要求8所述的支持未缓冲型与寄存型内存模块的方法，其特征在于，其中该处理器为一中央处理单元。
12.一种支持未缓冲型与寄存型内存模块的计算机系统，可供选择性地插置至少一寄存型内存模块或至少一未缓冲型内存模块，该计算机系统包含一印刷电路板；至少一寄存型/未缓冲型双用内存模块插槽，设置在该印刷电路板上，其特征在于，每一寄存型/未缓冲型双用内存模块插槽被配置为可供选择性地插置一寄存型内存模块或一未缓冲型内存模块；一处理器，设置在该印刷电路板上，该处理器被配置为可传送三组时序信号至每一寄存型/未缓冲型双用内存模块插槽，其中一组时序信号提供给该寄存型内存模块及该未缓冲型内存模块共享，另外两组时序信号则提供给该未缓冲型内存模块使用；至少三组信号线，设置于该印刷电路板上，该至少三组信号线被配置为可自该处理器传送三组时序信号至每一寄存型/未缓冲型双用内存模块插槽；以及一基本输入/输出系统，设置在该印刷电路板上，该基本输入/输出系统被配置为当每一寄存型/未缓冲型双用内存模块插槽插置有该寄存型内存模块或该未缓冲型内存模块时，分辨其所插置的是该寄存型内存模块或该未缓冲型内存模块。
13.如权利要求12所述的支持未缓冲型与寄存型内存模块的计算机系统，其特征在于，该至少三组信号线的每一线距符合该寄存型内存的线距要求以及该未缓冲型内存的线距要求。
14.如权利要求12所述的支持未缓冲型与寄存型内存模块的计算机系统，进一步包含至少一寄存型内存模块插槽，其特征在于，每一寄存型内存模块插槽可供插置该寄存型内存模块。
15.如申请专利范围第12项所述的支持未缓冲型与寄存型内存模块的计算机系统，进一步包含至少一未缓冲型内存模块插槽，其特征在于，每一未缓冲型内存模块插槽可供插置该未缓冲型内存模块。
16.如权利要求12所述的支持未缓冲型与寄存型内存模块的计算机系统，其特征在于，借由将该中央处理单元的三根时序接脚连接至每一寄存型/未缓冲型双用内存模块插槽的相对应的三根接脚，以将该三组时序信号自该中央处理单元传送至每一寄存型/未缓冲型双用内存模块插槽。
17.如权利要求12至权利要求16的任何一项所述的支持未缓冲型与寄存型内存模块的计算机系统，其特征在于，该寄存型内存模块为一寄存型双列直插式内存模块，该未缓冲型内存模块为一未缓冲型双列直插式内存模块。
18.如权利要求12至权利要求16的任何一项所述的支持未缓冲型与寄存型内存模块的计算机系统，其特征在于，该处理器为一中央处理单元。
全文摘要
本发明提供一种支持未缓冲型与寄存型内存模块的计算机系统与方法，可供选择性地插置至少一寄存型或至少一未缓冲型双列直插式内存模块。本发明的计算机系统包含一印刷电路板；至少一寄存型/未缓冲型双用双列直插式内存模块插槽；一中央处理单元，可分别传送三组时序信号至每一寄存型/未缓冲型双用双列直插式内存模块插槽；以及一基本输入/输出系统，可分辨每一寄存型/未缓冲型双用双列直插式内存模块插槽中所插置的内存模块类型。
文档编号G06F3/06GK101025673SQ20061002400
公开日2007年8月29日 申请日期2006年2月21日 优先权日2006年2月21日
发明者游明哲 申请人:泰安电脑科技(上海)有限公司, 泰安电脑科技股份有限公司