专利名称：计算机系统及其内存桥接模块的制作方法
技朮领域本发明为一种计算机系统，应用于数据处理，特别是一种装设内存桥接模块于处理器插座，以串连处理器总线与内存总线的计算机系统。
背景技朮计算机系统上，最主要的组成部件为主机板，用以承载各电子零件，其中以处理器为最重要的组件，例如中央处理器(Central Processing Unit；CPU)负责各种数据运算的主要工作，可以说是整个计算机系统的心脏也不为过。而为了因应日趋复杂、精密的数据处理，单一个处理器往往显得力不从心，为了因应此一状况，而有同一个主机板上，装设两个以上的处理器的多处理器系统的诞生。
而内存的存取机制对于处理器的运算速度，具有决定性的影响。传统南北桥架构的系统，内存控制是由北桥芯片所负责，如图1A所示的双处理器系统架构，其中两个处理器71、72共享一个系统内存74，传统的北桥芯片即扮演内存控制集线器(MCH)73的角色。单一处理器71/72运作时虽可使用绝大部分的系统内存，不过由于系统内存74的使用受到内存控制集线器73的控制，仍会影响到处理器71/72对系统内存74的存取速度；当两个处理器71、72同时运作时，必须共享内存总线(Memory Bus)的带宽，此状况将更为明显。
为了解决这种问题，高速缓存(Cache Memory)可储存常用的指令与数据供处理器使用；不论内建于处理器或作为一个外部内存，高速缓存可减少处理器存取系统内存的频率，提升处理器处理速度。不过，必须利用MCH或北桥芯片管理系统内存仍是此种存取架构的缺陷，不论组件效能如何提升，系统内存的存取速度皆有其限制。
图1B所示的四处理器系统中，各个处理器P0、P1、P2、P3均有专属的内存M0、M1、M2、M3，处理器P0、P1、P2、P3彼此间以处理器总线PB(ProcessorBus)连接，并通过输入输出总线IOB连接至输入输出控制器IOC(I/O controller)如南桥、PCI桥接芯片等。各处理器P0、P1、P2、P3中设有交叉闩口切换器XBAR(Crossbar switch)连接总线连接端口(Bus Port)BP0、BP1、BP2、内存控制器MCT(Memory Controller)及系统请求队列SRQ(System Request Queue)；其中系统请求队列SRQ为运算核心C管理数据处理请求(Data ProcessingRequests)，内存控制器MCT可经内存总线MB(Memory Bus)控制对内存M0、M1、M2、M3的存取。
图1B的内存存取架构可轻易超越图1A系统架构的存取速度，让处理器P0、P1、P2、P3能完全发挥效能。甚至，处理器P0、P1、P2、P3间可透过处理器总线PB及交叉闩口切换器XBar切换器分享彼此的内存M0、M1、M2、M3，达到最佳的内存使用效率。
不过，当此种多处理器系统中某个处理器失效、或者由于使用者的特殊需求，而需移除一个或多个处理器时，原本连接到被移除的处理器的内存，也将完全闲置而无法使用。
发明内容
针对上述问题，本发明提出一种计算机系统及其内存桥接模块，可在不需额外增设处理器或是受内存控制集线器的局限，且不变动系统架构的情况下，维持处理器与内存、处理器与输入/输出控制器或处理器与次系统间的通信。
根据本发明所提出的一种计算机系统，其主机板是包含有若干第一处理器插座、至少一第二处理器插座、若干处理器总线、内存总线、内存、若干处理器以及内存桥接模块，第一处理器插座分别供处理器插置，并与处理器总线电性连接，而内存桥接模块插置于第二处理器插座，并同时与处理器总线及内存总线电性连接，通过处理器总线与内存总线，使其中至少一个处理器是透过处理器总线与内存桥接模块，连接内存总线，而与内存构成电性连接。
根据本发明所提出的一种计算机系统，其主机板是包含有若干第一处理器插座、至少一第二处理器插座、若干处理器总线、输出输入总线、内存总线、若干处理器以及内存桥接模块，第一处理器插座分别供处理器插置，并与处理器总线电性连接，而内存桥接模块插置于第二处理器插座，并同时与处理器总线、输出输入总线及内存总线电性连接，通过处理器总线与输出输入总线的不分主次的特性，使其中至少一个处理器是透过处理器总线、内存桥接模块、输出输入总线，与输出输入控制器或其余处理器构成通信，而透过处理器总线、内存桥接模块、内存总线，与内存构成通信。
另外，本发明所提出的内存桥接模块，包含若干第一电性触件与第二电性触件、内存控制器、内存连接端口与控制单元，第一电性触件与第二电性触件分别插置于一处理器插座，以分别电性连接处理器总线与内存总线，内存控制器电路连接于第二电性触件，控制单元电路连接第一电性触件与内存控制器，由此控制第一电性触件与内存控制器间的通信传输；进而使至少一个处理器是透过处理器总线、内存桥接模块、内存总线，与内存构成通信。
图1A是为习知双处理器的计算机系统的内存配置图。
图1B是为另一习知四处理器的计算机系统的内存配置图。
图2是为本发明的计算机系统于双处理器的实施例的示意图。
图3A是为本发明的内存桥接模块结合于处理器插座的分解示意图。
图3B是为本发明的内存桥接模块结合于处理器插座的组合示意图。
图4是为本发明的内存桥接模块的另一实施例示意图。
图5是为本发明的内存桥接模块的方块配置图。
图6是为本发明内存桥接模块的另一实施形态示意图。
图7是为本发明内存桥接模块配合图6实施例的方块配置图。
图8A是为本发明的内存桥接模块于四处理器计算机系统的实施例示意图。
图8B是为本发明的内存桥接模块于四处理器计算机系统的再一实施例示意图。
图9是为本发明的内存桥接模块于四处理器计算机系统的另一实施例示意图。
图10是为本发明的内存桥接模块于八处理器计算机系统的实施例示意图。
具体实施例方式
根据本发明所提出的计算机系统及其内存桥接模块，首先，于双处理器的系统中，请参阅图2，主机板40上安装有处理器总线31、内存总线32、处理器11、内存桥接模块12、第一处理器插座41、第二处理器插座42与内存22、22’，且处理器11装设于第一处理器插座41上，而内存桥接模块12取代另一处理器11’装设于第二处理器插座42上，间接的电性连接处理器总线31及内存总线32，进而使处理器总线31与内存总线32构成通连。其中，处理器11及11’是为中央处理器(Central Processing Unit；CPU)；内存22与22’为系统内存(system memory)。
处理器总线31譬如可为符合超文本传输(HyperTransport)规格的总线；超文本传输总线类型可应用于处理器、芯片组、输入/输出控制器(I/Ocontroller)或次系统(subsystem，通常为第二主机板，具有若干扩充总线或其它扩充功能)的数据传输，本质上其为双单向点对点传输总线(dualuni-directional point-to-point buses)。且处理器总线31位于第一处理器插座41与第二处理器插座42之间，使处理器11与内存桥接模块12构成电性连接。而内存总线32位于第二处理器插座42与内存22’之间，连接内存桥接模块12与内存22’。因此，处理器11可透过处理器总线31、内存桥接模块12与内存总线32而与内存22’构成通信，而可再不需安装第二个处理器11’的情况下，使用内存22’的功能。
内存桥接模块12可为电路板模块，为了安装于第二处理器插座42上，故，具有与处理器11或11’相同的封装(Package)，当然在不变动主机板40架构下，第一处理器插座41与第二处理器插座42具有相同的规格，如特殊设计改变第二处理器插座42的规格，则内存桥接模块12可不需要与处理器11’具有相同规格，而仅需要能插设于第二处理器插座42且将特殊定义的脚位构成连接即可。
请参阅图3A、3B，内存桥接模块12是为一个具有处理器封装结构的电路板模块，其安装于第二处理器插座42的底座421上，并受其上盖422的卡臂423与底座421的卡钩425固定。内存桥接模块12的第一侧面124具有若干第一电性触件121与若干第二电性触件122，第一电性触件121是做为总线连接端口，第二电性触件122则做为内存连接端口，二者分别接触位于底座421上对应的若干弹性件424；各弹性件424分别供电性连接至主机板40上的处理器总线31及内存总线32(参考图2)的连接导线(traces，图未示)。各相对应的第一电性触件121与第二电性触件122，则利用第二侧面125的数个电子组件123(图中所绘示为集成电路IC)配合电路加以连接，使图2的处理器总线31及内存总线32可因而通连。第一、第二电性触件121、122与连接的电子组件123的相对位置不予限定，对于熟练者，内存桥接模块的实施形态可为经过处理器封装处理的半导体集成电路。若以不变动第二处理器插座42为前提，第一电性触件121与第二电性触件122是为金属接点(pads)，且其间距(pitch)、直径皆与处理器11’相同。
图3A、3B中所绘示第二处理器插座42仅为示意，并非限定内存桥接模块12的应用范围、形态，惟其结构是对应平面栅格数组(Land Grid Array，LGA)封装的处理器的内存桥接模块12。若欲以内存桥接模块取代具有接脚栅格数组(Pin Grid Array，PGA)封装(见图4)，内存桥接模块即需具有接脚栅格数组的若干接脚(pins)作为电性触件，相反的，第二处理器插座12的底座上，则需设有供连接上述插孔的电性接件。
至于电性触件121的定义，由于上述处理器总线31以符合超文本传输(HyperTransport)规格的总线为例，则同样也需符合超文本传输规格；对应的第二处理器插座42上的电性接件亦是如此。一般处理器插座上如插设为处理器，以超微公司(AMD)的OpteronTMMP处理器而言，其支持三组超文本传输的总线，对基本输出/输入系统(BIOS)而言是地位相等的(equal position)，在数据传输时无主次(master/slave)的区分，故此些总线的地位对BIOS而言是平等的，并未限定哪个总线一定要连接另一个处理器、或连接输出输入控制器。然而，如果装设为内存桥接模块，其中处理器总线31需要符合此一规范而能连接另一个插设处理器11’的第一处理器插座41，如图2所示。内存总线32需符合系统内存种类及数据传输的规格；做为内存连接端口的第二电性触件122亦然。
为进一步解释内存桥接模块12的电子组件123(见图3A)，请参阅图5，内存桥接模块12包含有控制单元13、总线连接端口141、内存连接端口142以及内存控制器143；总线连接端口141实务上即第3A、3B图的第一电性触件121，内存连接端口142实务上即第3A、3B图的第二电性触件122。而控制单元13包含有传输实体层131(transmit physical layer；TX PHY)、接收实体层132(receive physical layer；RX PHY)、传输逻辑133(Transmit logic；LTA)、接收逻辑134(Receive logic；LRA)、锁相回路135(Phase Locked Loop；PLL)、重设逻辑136(Reset Logic)与链路循环管理器137(Link Cycle Manager)，上述电子组件可为集成电路(IC)或是芯片(chip)的型态。
通过传输实体层131、接收实体层132、传输逻辑133、接收逻辑134使控制单元13可透过总线连接端口141连接至处理器总线31，而相同的，内存控制器143由此透过内存连接端口142、内存总线32管理内存22’的存取。
接收实体层132与接收逻辑134及总线连接端口141(第一电性触件)电路连接，接收来自处理器总线31的通信，并交由接收逻辑134处理；传输实体层131与传输逻辑133及总线连接端口141电路连接，来自内存控制器143的通信经传输逻辑133处理后，由传输实体层131经总线连接端口141传输至处理器总线31。
内存控制器143电路连接传输逻辑133、接收逻辑134与内存连接端口142(第二电性触件122)，经处理器总线31、接收实体层132、传输实体层131、接收逻辑134与传输逻辑133，处理处理器11对内存22’的存取管理工作。
锁相回路135可产生核心频率(core clock)给传输实体层131、接收实体层132、传输逻辑133、接收逻辑134，并将整个内存桥接模块12上的电子组件限制在特定的工作频率范围。重设逻辑136用以处理内存桥接模块12各组件的重设(reset)及初始化(initialization)，包括重设状态器(state machine)至初始状态(initial state)；链路循环管理器137用以管理传输实体层131、接收实体层132、传输逻辑133、接收逻辑134与内存控制器143之间的链路沟通。
对于采用超文本传输规格的系统，上述传输实体层131、接收实体层132、传输逻辑133与接收逻辑134皆须符合超文本传输链路的数据接收/传输协议(Data Receive/Transmit Protocol)。
而本发明应用于双处理器的另一实施形态，请参阅图6，主机板40上提出有处理器总线31、输入输出总线33、内存总线32、处理器11、桥接模块12、第一处理器插座41、第二处理器插座42与输出输入控制器21、内存22、22’，且处理器11装设于第一处理器插座41上，而内存桥接模块12取代另一处理器11’装设于第二处理器插座42上，间接的电性连接处理器总线31、输出输入总线33与内存总线32，进而使处理器总线33与输出输入总线33或内存总线32构成通连。其中，处理器11、11’是为中央处理器(Central Processing Unit；CPU)；输出输入控制器21可为北桥(north bridge)、南桥(south bridge)、整合南北桥的桥接芯片(bridge chip)或输入/输出桥接芯片(I/O bridge)。
处理器总线31与输入输出总线33皆具有相同的数据传输协议(transmission protocol)，譬如可为符合超文本传输(HyperTransport)规格的总线；此总线类型可应用于处理器、芯片组、输入/输出控制器(I/O controller)或次系统(subsystem，通常为第二主机板，具有若干扩充总线或其它扩充功能)的数据传输，本质上其为双单向点对点传输总线(Dual uni-directionalpoint-to-point buses)。
故可以使处理器11透过处理器总线31连通至内存桥接模块12，而透过输入输出总线33使用输出输入控制器21的功能，或是透过内存总线32使用内存22’。如图7所示，为配合此一实施形态，除了既有的总线连接端口141、传输实体层131、接收实体层132、传输逻辑133、接收逻辑134、锁相回路135、重设逻辑136与链路循环管理器137之外，内存桥接模块12需要增设有第二总线连接端口144以及相对应的一组第二传输实体层151(连接)、接收第二实体层153、第二传输逻辑152、第二接收逻辑154，并且通过链路循环管理器137加以控制切换。
第二总线连接端口144可通过第三电性触件实现(图未示)，第二总线连接端口144(第三电性触件)连接输入输出总线33，并具有与前述第一电性触件相同的接脚定义(Pin definition)，例如超文本传输规格。
第二接收实体层153与第二接收逻辑154及第二总线连接端口144电路连接，接收来自输入输出总线33的通信，并交由第二接收逻辑154处理；第二接收逻辑154同时电路连接传输逻辑133与内存控制器143以传输通信。第二传输实体层151与第二传输逻辑152及第二总线连接端口144电路连接，第二传输逻辑152则电路连接接收逻辑134与内存控制器143；来自内存控制器143或接收逻辑134的通信经第二传输逻辑152处理后，由第二传输实体层151经第二总线连接端口144传输至输入输出总线33。
本发明的内存桥接模块可提供处理器与处理器、处理器与闲置内存，以及处理器与输入输出控制器的桥接，并能适用于二路(2-way)以上多处理系统如四路(4-way)、八路(8-way)系统中。
请参阅图8A，是为四处理器计算机系统的实施例，提出两个处理器11’为内存桥接模块12取代的情形，本例使用的内存桥接模块12与图7提出者近似。两个处理器11可分别透过处理器总线31、内存桥接模块12与内存总线32，存取内存22’。由于本例中内存桥接模块12已提供链路连接处理器总线31’，故处理器总线31’可正常运作，左上角的处理器11亦可存取右下角的内存22’；若使用图5提出的内存桥接模块12，处理器总线31’将不运作。
请参阅图8B的四处理器计算机系统，安装于两个第二处理器插座42的两个内存桥接模块12，分别连接二处理器总线31与内存总线32，进而使两个位于第一处理器插座41的二处理器11可彼此沟通。如将处理器间的传输迟延(Latency)定义为「任二处理器间的沟通所需经过的最少总线数量」，则本例中内存桥接模块12的取代并未造成任何传输延迟，亦即取代前后其Latency＝2并未增加，并可同时存取内存桥接模块12所连接的两个闲置内存22’。
请参阅图9，三个内存桥接模块12取代处理器11’安装于第二处理器插槽42中，使处理器11可存取一个专用内存22与三个闲置内存22’。
相同的，进一步延伸至八处理器的计算机系统，请参阅图10，本例中各处理器11分别可支持三个不分主次的超文本传输总线(处理器总线31与输入输出总线33)，内存桥接模块12则仅能提供两个不分主次的超文本传输总线链路，另外可提供内存22连结的内存总线，故处理器总线31’将不运作；不过，对于对角线远程的两个处理器11而言，其传输延迟保持在7，并未因而增加。相同的八处理器以上的计算机系统也是相同的方式，再此不重复累述，但皆为与本发明相同的变化形态。
至于实务运用上，计算机系统如何判断某处理器插座内安装的是处理器或内存桥接模块，可通过改变输入输出控制器上的通用输入/输出(GeneralPurpose Input/Output，GPIO)接脚的状态，供基本输入/输出系统判断及执行相关程序；但是，此非本发明的重点，于此不予赘述。
权利要求
1.一种计算机系统，包含一主机板，该主机板更包含至少一第一处理器插座与至少一第二处理器插座；至少一内存；至少一处理器总线，电性连接该第一处理器插座与该第二处理器插座；至少一内存总线，电性连接该第二处理器插座与该内存；至少一处理器，安装于该第一处理器插座，并透过该第一处理器插座与该处理器总线电性连接；至少一内存桥接模块，插置于该第二处理器插座，并透过该第二处理器插座同时与该处理器总线及该内存总线电性连接；其特征在于该处理器是透过该处理器总线、该内存桥接模块、该内存总线，存取该内存。
2.根据权利要求1所述的计算机系统，其特征在于该内存桥接模块是为一电路板模块，具有与该处理器相同的封装。
3.根据权利要求1所述的计算机系统，其特征在于该内存桥接模块包含若干第一电性触件，插置于该第二处理器插座，以电性连接该处理器总线；若干第二电性触件，插置于该第二处理器插座，以电性连接该内存总线；一内存控制器，电路连接于该等第二电性触件；一控制单元，电路连接该等第一电性触件与该内存控制器，由此控制该等第一电性触件与该内存控制器间的通信传输。
4.根据权利要求3所述的计算机系统，其特征在于该等第一电性触件的定义符合超文本传输规格。
5.根据权利要求3所述的计算机系统，其特征在于该控制单元更包含一接收实体层，电路连接该等第一电性触件，接收来自该处理器总线的通信；一传输实体层，电路连接该等第一电性触件，传输通信至该处理器总线；一接收逻辑，电路连接该接收实体层与该内存控制器，处理该接收实体层接收的通信，并传输至该内存控制器；一传输逻辑，电路连接该传输实体层与该内存控制器，处理来自该内存控制器的通信，并传输至该传输实体层。
6.根据权利要求5所述的计算机系统，其特征在于该控制单元更包含一链路循环管理器，供管理该接收实体、该传输实体层、该接收逻辑、该传输逻辑与该内存控制器的链路通信。
7.根据权利要求3所述的计算机系统，其特征在于该控制单元更包含一锁相回路，供产生一核心频率(core clock)，以限制该内存桥接模块于特定频率范围工作。
8.根据权利要求3所述的计算机系统，其特征在于该控制单元更包含一重设逻辑，供重设(reset)及初始化(initialization)该内存桥接模块。
9.根据权利要求1所述的计算机系统，其特征在于该处理器总线为双单向点对点传输总线(dual uni-directional point-to-point buse)。
10.根据权利要求1所述的计算机系统，其特征在于该处理器总线符合超文本传输规格。
11.根据权利要求1所述的计算机系统，其特征在于该第一处理器插座与该第二处理器插座具有相同规格。
12.根据权利要求1所述的计算机系统，其特征在于该内存桥接模块具有接脚栅格数组(Pin Grid Array，PGA)封装，或平面栅格数组(Land Grid Array，LGA)封装。
13.一种内存桥接模块，供取代一第二处理器安装于一主机板上的一第二处理器插座，该第二处理器插座电性连接一处理器总线与一内存总线，该内存桥接模块包含若干第一电性触件，插置于该第二处理器插座，以电性连接该处理器总线；若干第二电性触件，插置于该第二处理器插座，以电性连接该内存总线；一内存控制器，电路连接于该等第二电性触件；其特征在于一控制单元，电路连接该等第一电性触件与该内存控制器，由此控制该等第一电性触件与该内存控制器间的通信传输。
14.根据权利要求13所述的内存桥接模块，其特征在于该控制单元更包含一接收实体层，电路连接该等第一电性触件，接收来自该处理器总线的通信；一传输实体层，电路连接该等第一电性触件，传输通信至该处理器总线；一接收逻辑，电路连接该接收实体层与该内存控制器，处理该接收实体层接收的通信，并传输至该内存控制器；一传输逻辑，电路连接该传输实体层与该内存控制器，处理来自该内存控制器的通信，并传输至该传输实体层。
15.根据权利要求14所述的内存桥接模块，其特征在于该控制单元更包含一锁相回路，供产生一核心频率(core clock)，以限制该内存桥接模块于特定频率范围工作。
16.根据权利要求14所述的内存桥接模块，其特征在于该控制单元更包含一重设逻辑，供重设(reset)及初始化(initialization)该内存桥接模块。
17.根据权利要求14所述的内存桥接模块，其特征在于该控制单元更包含一链路循环管理器，供管理该接收实体、该传输实体层、该接收逻辑、该传输逻辑与该内存控制器的链路通信。
18.根据权利要求14所述的内存桥接模块，其特征在于该内存桥接模块更包含若干第三电性触件，插置于该第二处理器插座，以电性连接一输入输出总线(input/output bus)；该控制单元更包含一第二接收实体层，电路连接该等第三电性触件，接收来自该输入输出总线的通信；一第二传输实体层，电路连接该等第三电性触件，传输通信至该输入输出总线；一第二接收逻辑，电路连接该第二接收实体层、该传输逻辑与该内存控制器，以处理该第二接收实体层接收的通信，并传输至该传输逻辑或该内存控制器；一第二传输逻辑，电路连接该第二传输实体层、该接收逻辑与该内存控制器，处理来自该接收逻辑或该内存控制器的通信，并传输至该第二传输实体层。
19.根据权利要求14所述的内存桥接模块，其特征在于该等第一电性触件的定义符合超文本传输规格。
20.根据权利要求14所述的内存桥接模块，其特征在于该处理器总线属双单向点对点传输总线。
21.根据权利要求14所述的内存桥接模块，其特征在于该处理器总线符合超文本传输规格。
22.根据权利要求14所述的内存桥接模块，其特征在于该内存总线连接至一内存。
23.根据权利要求14所述的内存桥接模块，其特征在于该处理器总线连接至一第一处理器插座，该第一处理器插座并安装有一处理器。
24.根据权利要求14所述的内存桥接模块，其特征在于该等第一电性触件与该等第二电性触件皆属接脚栅格数组封装，或皆属平面栅格数组封装。
25.根据权利要求14所述的内存桥接模块，其特征在于该等第一电性触件与该等第二电性触件皆为突出的金属接脚(Pin)，或皆为金属接点(Pad)。
26.一种计算机系统，包含一主机板，该主机板更包含至少一第一处理器插座与至少一第二处理器插座；至少一处理器总线，电性连接该第一处理器插座与该第二处理器插座；至少一输入输出总线，电性连接该第二处理器插座；一内存总线，电性连接该第二处理器插座；至少一处理器，插置于该第一处理器插座，并透过该第一处理器插座与该处理器总线电性连接；至少一内存桥接模块，插置于该第二处理器插座，并透过该第二处理器插座同时与该处理器总线、该输入输出总线及该内存总线电性连接；其特征在于该处理器是透过该处理器总线与该内存桥接模块，电性连接该输入输出总线与该内存总线。
27.根据权利要求26所述的计算机系统，其特征在于该内存桥接模块是为一电路板模块，具有与该处理器相同的封装(Package)。
28.根据权利要求26所述的计算机系统，其特征在于该处理器总线具有与该输入输出总线相同的传输协议，且于数据传输时无主次(master/slave)之分。
29.根据权利要求26所述的计算机系统，其特征在于该处理器总线及该输入输出总线符合超文本传输(Hyper-Transport)规格。
30.根据权利要求26所述的计算机系统，其特征在于该第一处理器插座与该第二处理器插座具有相同规格。
31.根据权利要求26所述的计算机系统，其特征在于该内存桥接模块具有接脚栅格数组封装，或平面栅格数组封装。
32.根据权利要求26所述的计算机系统，其特征在于该内存桥接模块更包含有一控制单元，用以控制该处理器总线、该输入输出总线及该内存总线的电性连接。
33.根据权利要求32所述的计算机系统，其特征在于该控制单元更包含一接收实体层，电路连接该等第一电性触件，接收来自该处理器汇流排的通信；一传输实体层，电路连接该等第一电性触件，传输通信至该处理器总线；一接收逻辑，电路连接该接收实体层与该内存控制器，处理该接收实体层接收的通信，并传输至该内存控制器；一传输逻辑，电路连接该传输实体层与该内存控制器，处理来自该内存控制器的通信，并传输至该传输实体层。
34.根据权利要求33所述的计算机系统，其特征在于该控制单元更包含链路循环管理器，供管理该接收实体、该传输实体层、该接收逻辑、该传输逻辑与该内存控制器的链路通信。
35.根据权利要求33所述的计算机系统，其特征在于该内存桥接模块更包含若干第三电性触件，插置于该第二处理器插座，以电性连接该输入输出总线；该控制单元更包含一第二接收实体层，电路连接该等第三电性触件，接收来自该输入输出总线的通信；一第二传输实体层，电路连接该等第三电性触件，传输通信至该输入输出总线；一第二接收逻辑，电路连接该第二接收实体层、该传输逻辑与该内存控制器，以处理该第二接收实体层接收的通信，并传输至该传输逻辑或该内存控制器；一第二传输逻辑，电路连接该第二传输实体层、该接收逻辑与该内存控制器，处理来自该接收逻辑或该内存控制器的通信，并传输至该第二传输实体层。
36.根据权利要求33所述的计算机系统，其特征在于该等第一电性触件的定义，符合超文本传输规格。
37.根据权利要求33所述的计算机系统，其特征在于该控制单元更包含一锁相回路，供产生一核心频率(core clock)，以限制该内存桥接模块于特定频率范围工作。
38.根据权利要求32所述的计算机系统，其特征在于该控制单元更包含一重设逻辑，供重设(reset)及初始化(initialization)该内存桥接模块。
39.根据权利要求26所述的计算机系统，其特征在于该输入输出总线电性连接至一芯片组(chipset)、另一该第一处理器插座、一输入/输出控制器(I/Ocontroller)或一次系统(subsystem)其中之一。
全文摘要
本发明揭示了一种计算机系统及其内存桥接模块，是在具有若干处理器的主机板上，增设有内存桥接模块装设于其中一个处理器插座上，连结原本连接到此处理器插座的处理器总线与内存总线，使邻接的处理器可透过此二总线与内存桥接模块存取未使用的内存。
文档编号G06F13/00GK101046778SQ20061002514
公开日2007年10月3日 申请日期2006年3月28日 优先权日2006年3月28日
发明者杨善凯, 高文德 申请人:泰安电脑科技(上海)有限公司, 泰安电脑科技股份有限公司