专利名称：逐位进位加法器的制作方法
技术领域：
本发明涉及一种逐位进位加法器以及一种用于对多个二进制编码数字求和的加法装置。
背景技术：
加法器在本领域中是公知的，并且通常用于将等价的比特相加，相应的总和值输出为总和或奇偶校验比特，并且还生成必要的进位比特。例如，进位保存(CS)加法器具有一定数目的输入端，它们具有相同的权利来接收要相加的这一数目的等价比特，并且在运算期间，将在输入端出现的比特同等权利地相加。也就是说，在CS加法器的进位或总和输出端与内部电源端子之间通常存在相同数目的晶体管的可控路径。
在逐位进位(CR)加法器中，输入端不具有相同的权利，而是被组织为求和输入端和进位输入端。在这种情形中，通过考虑在进位输入端出现的进位比特，对在求和输入端出现的比特相加，并且输出相应的总和比特。在这种情形中，在对具有较低有效性(significance)的等价比特进行相加时，获得在进位输入端出现的进位比特。另外，逐位进位加法器在进位输出端提供有效性比在求和及进位输入端出现的比特高的进位比特。
在这种情形中，CR加法器的进位输入端和进位输出端之间的关键路径应该具有最大速度优化，即，具有最少可能的逻辑门。因此，CR加法器适于用作用于对二进制编码的数字进行相加的加法器件的输出级，因为从求和结果的最低有效位往前，用于确定总和的下一较高有效位的计算操作极其迅速地提供计算所需的进位比特。
德国专利DE 101 17 041 C1描述了一种逐位进位加法器，其具有五个输入端，用于要相加的具有相同有效性w的比特，并具有两个输入端，用于接收具有相同有效性w的进位比特。在输出端可以得到有效性为w的总和比特，并且在两个进位输出端可以得到具有不同有效性2w和2w的两个进位比特。
德国专利DE 103 05 849 B3同样描述了一种逐位进位加法器，其具有三个求和输入端，用于要相加的具有相同有效性w的输入比特，并且具有两个进位输入端，用于具有相同有效性w的进位比特。在输出端可以得到有效性为w的总和比特，以及在两个进位输出端可以得到有效性为2w的进位比特。
根据德国专利申请DE 101 39 099 A1的逐位进位加法器提供了三个或四个输入端，用于要相加的具有相同有效性w的输入比特，并提供了两个输入端，用于接收具有相同有效性w的进位比特。在输出端可以得到总和比特，并且为具有有效性2w和4w的两个进位比特提供两个输出端。
发明内容
因此，本发明的目的是提供一种CR加法器，特别是用于迅速相加四个等价比特，其在进位输入端和进位输出端之间的进位路径中具有最小可能数目的逻辑门。该目标通过具有权利要求1的特征的逐位进位加法器实现。
因此，提供了一种逐位进位加法器，具有a)四个求和输入端，用于接收有效性为w的要进行求和的四个输入比特；b)三个进位输入端，用于接收有效性为w的三个输入进位比特；c)总和输出端，用于输出有效性为w的输出总和比特；以及d)三个进位输出端，用于输出有效性为2w的三个输出进位比特。
根据本发明的CR加法器考虑有效性为w的三个输入进位比特，执行对有效性为w的四个等价比特的求和。在这种情形中，同样生成具有较高有效性2w的三个输出进位比特。进位比特通常由最少可能的比特表示，从而只需要少数进位输出端。这里，以分别具有有效性2w和4w的两个进位比特的形式来输出通常是适当的。然而，根据本发明，所有输入进位比特具有与要求和的输入比特相同的有效性。此外，输出进位比特在每种情形中同样具有相同有效性2w。
优选地，在每种情形中，要进行求和的输入比特以按照如下方式预先排序的形式出现在求和输入端最多在两个相邻求和输入端处出现不同的逻辑电平。清楚地说，这意味着置位或非置位比特总是连续出现在相邻的求和输入端。在求和输入端出现的逻辑电平的16种可能组合由此减少为只有五种。这五种组合对应于四个输入比特的各个可能的总和值。
另外，优选地，输入进位比特以按照如下方式预先排序的形式出现在进位输入端至少在两个相邻进位输入端出现相同的逻辑电平。因为输入进位比特具有相同的有效性，所以根据本发明的输入进位比特的这种预先排序同样允许在进位输入端的逻辑电平的可能组合从八种减少为只有四种。
在一个尤其优选的实施例中，输出进位比特以按照如下方式排序的形式出现在进位输出端至少在两个相邻进位输出端出现相同的逻辑电平。由于例如与进位输入端相同的排序也出现在进位输出端这样的事实，因此例如用作加法装置(用于相加多个二进制数字)输出级的根据本发明的多个CR加法器的电路极其简单。然后，使用相应排序的输出进位比特作为用于计算具有下一较高有效性的输入比特的和的CR加法器的输入进位比特。
在根据本发明的CR加法器的可选实施例中，要进行求和的各个输入比特以按照如下方式预先排序的形式出现在三个第一求和输入端相同的逻辑电平出现在第一求和输入端中至少两个相邻输入端，并且要进行求和的另一输入比特出现在另一求和输入端。
于是，尤其有利的是，提供排序器件，用于接收在求和输入端出现的要进行求和的输入比特，并且在排序器输出端输出按照如下方式排序的所述比特最多两个相邻求和输入端出现不同的逻辑电平。这种排序器件然后只需要根据要求和的另一输入比特的逻辑电平，将其加入以预先排序方式出现的第一输入比特之前或之后。
在CR加法器的另一有利改进中，提供进位排序器件，用于接收在进位输入端出现的输入进位比特，并且在进位排序器输出端输出按照如下方式排序的所述比特至少在两个相邻进位排序器输出端出现相同的逻辑电平。
如果要求和的相应输入比特或者输入进位比特不是以尤其有利的排序形式出现，则进位排序器件或者排序器件将执行相应的排序，这对于根据本发明的CR加法器的快速操作是有利的。
在根据本发明的逐位进位加法器的一个尤其优选的实施例中，提供编码器件，其具有编码器输入端，用于接收要相加的输入比特，并且具有五个编码器输出端，在每种情形中的状态指示比特出现在编码器输出端。编码设备因此执行将要相加的输入比特的逻辑状态的可能组合映射到相应编码器输出端的五种状态指示比特。
在一个优选的可选实施例中，编码器件和排序器件被实现为集成的排序-编码装置。
尤其优选地，在每种情形中，状态指示比特中只有一个是置位的，每个状态指示比特被分配给要进行求和的四个输入比特的求和结果。因此，每个状态指示比特指示十进制0和4之间的可能总和值之一。
根据本发明的CR加法器优选地具有进位器件，用于接收输入进位比特，并且将输出进位比特输出，该进位器件根据状态指示比特和输入进位比特提供输出进位比特。根据本发明的进位器件通过在每种情形中处理仅仅一个置位状态指示比特以及三个输入进位比特，可以极其迅速地提供相应的三个输出进位比特。
在这种情形中，每种情形中的状态指示比特控制具有控制端子的可控开关以及进位器件的可控路径。
在根据本发明的CR加法器的另一尤其优选的实施例中，可控开关的最多两个可控路径处于各个进位输出端和电源电压端子之间。
通过利用状态指示比特控制可控路径，可以在CR加法器的进位输入端和进位输出端之间创建极其速度优化的进位路径。相应的关键路径于是具有极少数量的逻辑门，或者只有少数速度减小的可控路径处于各个进位输出端和内部电源电压端子之间。
本发明还提供了一种加法装置，用于对多个比特组求和，其中每个比特组具有有效性同为w的比特，不同比特组的比特具有不同的有效性，并且a)向每个比特组分配进位保存加法器，用于对各个比特组的比特求和，并且输出各个比特组的有效性为w的中间总和比特以及分别具有下一较高有效性2w的至少两个中间进位比特；b)向至少一个比特组分配逐位进位加法器，用于考虑有效性为w的至少两个进位比特，对有效性为w的各个中间总和比特以及具有下一较低有效性w/2的各个比特组的有效性为w的至少两个中间进位比特求和，其中进位比特是在对具有较低有效性的比特组求和时获得的，作为输入进位比特，并且输出具有各自比特组的有效性w的比特组总和比特以及分别具有下一较高有效性2w的至少两个进位比特，作为输出进位比特。
根据本发明的加法装置的一个本质思想首先在于，对各个比特组的比特或者具有要相加的多个二进制编码数字的数位的相同有效性的比特进行求和，并且以中间总和比特和等价中间进位比特的形式进行输出。于是在根据本发明的加法装置的输出级中提供进位优化的逐位进位加法器，这种加法器极其迅速地向具有较高有效性的各个逐位进位加法器提供各个输出进位比特。
在根据本发明的加法装置的一个优选实施例中，至少一个进位保存加法器被设计为七比特加法器，并且输出各自的有效性为w的中间总和比特以及有效性为2w的三个中间进位比特。
尤其有利的是，至少一个逐位进位加法器被设计为根据本发明的逐位进位加法器。
在根据本发明的加法装置中进位保存和逐位进位加法器的这种有利组合中，在每种情形中，CR加法器提供中间总和比特和三个中间进位比特(根据进位保存加法器对具有各自的下一较低有效性的比特组的比特求和获得)的和，各个CR加法器以速度优化的方式向具有下一较高有效性的CR加法器提供相应的输出进位比特作为输入进位比特。通过利用根据本发明的逐位进位加法器，具有最高有效性的相应逐位进位加法器的进位输出端与具有第二最低有效性的逐位进位加法器的进位输入端之间的整个进位路径极其迅速。
在根据本发明的加法装置的优选实施例中，向分配给具有第二最低有效性的比特组的逐位进位加法器提供分配给最低有效性的进位保存加法器的中间进位比特，作为输入进位比特。
在根据本发明的加法装置的尤其优选的实施例中，在分配给具有最低有效性的比特组的逐位进位加法器的进位输入端与分配给具有最高有效性的比特组的逐位进位加法器的进位输出端之间的信号路径中，逻辑门的数目最多是不同有效性的数目的两倍。
本发明的进一步有利改进和发展是从属权利要求以及如下参考附图描述的示例性实施例的主题，其中图1示出了根据本发明的逐位进位加法器；图2示出了根据本发明的加法器装置的细节；图3示出了根据本发明的逐位进位加法器的方框图；图4示出了要相加的比特的优选预先排序的表；图5示出了要相加的比特的排序器件；图6示出了排序器件中使用的三态门；图7示出了根据本发明的编码器件；图8示出了编码器件的真值表；图9示出了根据本发明的进位器件的方框图；图10示出了进位器件的真值表；图11、图12、图13示出了用于确定进位器件的输出进位比特的逻辑电路；图14示出了求和器件的方框图；图15示出了求和器件的真值表；以及图16、图17示出了用于确定总和比特的逻辑电路。
在附图中，相同或功能相同的元件在每种情形中具有相同的标号。
标号列表A、B、C、N、A’、B’、C’、A、B、C、N’、N” 输入比特BS、BS’、BS” 比特组S 总和比特C0IN、C1IN、C2IN 输入进位比特C0OUT、C1OUT、C2OUT 输出进位比特B0、B1、B2、B3排序比特N0、N1、N2、N3、N4状态指示比特X、Y、Z 未排序比特CK、CKQ 控制信号IN输入信号OUT 输出信号VDD、VSS 电源电压CY0、CY1、CY2 排序比特1、1’、1”逐位进位加法器2、3、4、5求和输入端6、7、8 进位输入端9 总和输出端10、11、12进位输出端13加法装置14、14’、14” 进位保存加法器15、15’、15” 输入端16排序器件17排序器件18编码器件19进位器件20求和器件
21、22、23 排序器输出端24、25、26、27 排序器输入端28、29、30、31 排序器输出端32 排序器件33、34、35、36 编码器输入端37、38、39、40、41 编码器输出端42、43、44、45、46 输入端47、48、49、50、51 输入端52、53、54 进位输入端55、56、57 进位输出端58、59、60 进位输出端61 总和输出端62 三态反相器63 反相器64 信号输入端65 信号输出端66 控制输入端67 控制输入端68 PMOS晶体管69 NMOS晶体管70 或非门71 输出端72、73、74 进位逻辑75、76 进位输入端77 进位输出端78、79、80 进位输入端81 进位输出端82、83 进位输入端84 进位输出端85 排序逻辑
86求和逻辑87与非门88排序-编码装置具体实施方式
图1示出了根据本发明的逐位进位加法器1。该CR加法器具有四个求和输入端2、3、4、5，用于接收要相加的四个输入比特A、B、C、N。另外，CR加法器1具有三个进位输入端6、7、8，用于接收三个输入进位比特C0IN、C1IN、C2IN。提供了用于将输出总和比特S输出的总和输出端9以及用于将三个输出进位比特C0OUT、C1OUT、C2OUT输出的三个进位输出端10、11、12。
在这种情形中，输入比特A、B、C、N和输入进位比特C0IN、C1IN、C2IN具有相同的有效性w。输出总和比特S对应于考虑输入进位比特C0IN、C1IN、C2IN而确定的输入比特A、B、C、N的总和或总和的奇偶性，并且同样具有有效性w。三个输出进位比特C0OUT、C1OUT、C2OUT在每种情形中具有相同的有效性2w。
根据本发明的CR加法器1尤其适于用作加法器装置中，因为极其迅速地进行输出进位比特C0OUT、C1OUT、C2OUT的计算，即，进位输入端6、7、8与进位输出端10、11、12之间的进位路径是按照只穿过少数逻辑门的方式以优化方式设计的。这特别是因为进位比特C0IN、C1IN、C2IN、C0OUT、C1OUT、C2OUT的有效性的选择以及它们分别在进位输入端6、7、8和进位输出端10、11、12出现的排序。
图2图示了根据本发明的加法器装置13的详细形式。加法器装置13用来相加多个二进制编码的数字。在这里所图示的实施例中，提供了三个7比特进位保存加法器14、14’、14”，它们每一个具有七个输入端15、15’、15”，用于接收具有相同有效性的七个比特。因此，这里所图示的加法装置13被设计来将七个二进制编码数字彼此相加。
在这种情形中，要相加的二进制编码数字的各个等价比特或二进制位被组合为比特组。于是一个比特组具有七个等价比特。不同比特组的比特具有不同的有效性。具有有效性为w的7个比特的比特组BS被提供给第一CS加法器14，并且具有下一较低有效性w/2的第二比特组BS”的7个比特在每种情形中被提供给第二CS加法器14”，并且具有下一较高有效性2w的比特组BS’的7个比特被提供给第三7-比特CS加法器14’。
第一CS加法器14根据有效性为w的比特组BS的7个比特的总和，提供中间总和比特N。所述中间总和比特N同样具有有效性w。另外，第一CS加法器提供有效性为2w的三个进位比特A’、B’、C’。除了奇偶性或中间总和比特N之外，根据7比特总和的可能的八个总和值的表示需要具有较高有效性的多个进位比特。根据本发明，在对有效性为w的比特求和期间，为此目的生成有效性为2w的三个等价中间进位比特A’、B’、C’。分别具有下一较低有效性w/2和下一较高有效性2w的CS加法器14’、14”类似地提供中间总和比特N’、N”以及中间进位比特A、B、C、A、B、C。第二CS加法器14”例如生成有效性为w/2的中间总和比特N”以及有效性为w的三个中间进位比特A、B、C。
因此，在每种情形中，在CS加法器14、14’、14”进行求和之后，出现具有相同有效性的四个比特。七个二进制编码数字的求和结果同样应该以二进制编码数字的形式输出。这意味着应该对每个二进制位生成相应的总和比特。然而，从最低有效性(这里即二进制结果数字的最低位)开始，必须考虑各个进位来确定下一较高总和比特。
现在，将利用有效性w的示例，解释二进制编码结果数字的各个总和比特S或二进制位的确定。根据本发明，以图1所示的方式来使用4比特CR加法器1，并且在每种情形中，中间总和比特N和具有下一较低有效性的CS加法器的中间进位比特A、B、C在CR加法器1的求和输入端2、3、4、5被提供给该CR加法器1作为其输入比特。然而，根据具有下一较低有效性(这里是w/2)的比特组BS”的比特的相应总和，还必须考虑三个进位比特C0IN、C1IN、C2IN形式的进位。从二进制结果数字的最低有效位或者具有最低有效性比特的比特组开始，由所有保持可用的CR加法器在进位路径中生成进位。根据本发明，通过使用根据本发明的CR加法器，这是极其迅速地完成的。
分配给具有有效性w的比特组的CR加法器1于是在其总和输出端9提供自己的比特组总和比特S，并且在三个进位输出端10、11、12提供具有下一较高有效性(这里是2w)的三个输出进位比特C0OUT、C1OUT、C2OUT。相应的进位比特C0OUT、C1OUT、C2OUT被提供给具有下一较高有效性的CR加法器1’，作为输入进位比特。
图3示出了根据本发明的逐位进位加法器1的方框图。如图1所示，CR加法器1已经具有求和输入端2、3、4、5、进位输入端6、7、8、总和输出端9以及进位输出端10、11、12。求和输入端被组织为用于接收中间进位比特X、Y、Z的第一求和输入端2、3、4以及用于接收中间总和比特N的另一输入端5。如参考图2已经指出的那样，要求和的三个第一输入比特X、Y、Z有利地可以已经是以排序的方式出现，即，按照在每种情形中具有相同逻辑电平的输入比特出现在两个相邻输入端的方式来排序。
图3所示的CR加法器1具有第一(可选)排序器件16、第二排序器件17、编码器件18、进位器件19以及求和器件20。
第一排序器件16连接到第一组求和输入端2、3、4，并且按照如下方式来执行出现的输入比特X、Y、Z的排序在第一排序器件16的三个排序器输出端21、22、23处，在每种情形中置位或非置位比特连续出现在输出端21、22、23处，并且在每种情形中按照“向左”或“向右”的方式来排序。
图4图示了相应的排序表。在CR加法器1的三个第一输入端2、3、4或者第一排序器件16的相应输入端可以想到输入比特X、Y、Z的八种可能比特组合。然而，对于根据三个输入比特X、Y、Z的总和值，只可能有四个不同状态，每一个对应于总和值0、1、2、3之一。因此，如果相应的输入比特X、Y、Z不是以预先排序的方式出现，则第一排序器件16按照图4所示的表的方式来将它们进行映射。在每种情形中，置位比特“向右”移位，并且非置位比特“向左”移位。这种排序使得根据本发明的CR加法器1中其他功能块17、18、19、20中的进一步处理更加简单。
连接在第一排序器件16下游的第二排序器件17于是具有用于接收在第一排序器件16的三个输出端21、22、23提供的三个排序比特A、B、C的三个第一输入端24、25、26，以及用于接收在CR加法器1的第四输入端5出现的第四输入比特N的另一输入端27。第二排序器件17在四个输出端28、29、30、31提供排序比特B0、B1、B2、B3，其中以如下方式来对比特进行排序最多在两个相邻输出端28、29、30、31处出现不同的逻辑电平。清楚地说，这意味着置位比特连续出现在相邻输出端28、29、30、31，并且输出端28、29、30、31中只存在两个相邻组(即，比特以置位和非置位方式出现)。这意味着在第二排序器件17的输入端24、25、26、27处的16种可能的逻辑电平组合被映射到输出端28、29、30、31处的五种逻辑电平组合。
第一和第二排序器件16、17还可以组合为单个排序器件32，其在排序器输出端28、29、30、31以按照如下方式进行排序的形式输出在求和输入端2、3、4、5出现的要求和的输入比特X、Y、Z、N最多在两个相邻排序器输出端28、29、30、31处出现不同电平。
下面参考图5更详细地解释第二排序器件17的功能。
将排序比特B0、B1、B2、B3提供给编码器件18的输入端33、34、35、36，编码器件18在其输出端37、38、39、40、41输出五个状态指示比特N0、N1、N2、N3、N4。每个状态指示比特N0、N1、N2、N3、N4指示现在以排序比特B0、B1、B2、B3的形式出现的输入比特X、Y、Z、N的总和值。因此，状态指示比特N0、N1、N2、N3、N4种只有一个是置位的，并且对应于十进制总和值0、1、2、3或4。在每种情形种，将五个状态指示比特N0、N1、N2、N3、N4提供给进位器件19的五个输入端42、43、44、45、46以及求和器件20的五个输入端47、48、49、50、51。
排序器件16、17和编码器件18也可以实现为集成的排序-编码器件88。相应的排序-编码器件88于是在其输入端接收未排序的输入比特X、Y、Z、N，并且在输出端37、38、39、40、41提供状态指示比特N0、N1、N2、N3、N4。
进位器件19具有三个进位输入端52、53、54，它们连接到CR加法器1的进位输入端6、7、8，并且接收输入进位比特C0IN、C1IN、C2IN。在进位器件19的三个进位输出端55、56、57处可以得到三个输出进位比特C0OUT、C1OUT、C2OUT，并且将这三个输出进位比特传送到CR加法器1的进位输出端10、11、12。下面参考图9至13更详细地解释进位器件19的功能。
求和器件20具有三个进位输入端58、59、60，它们在每种情形中连接到CR加法器1的进位输入端6、7、8，并且接收输入进位比特C0IN、C1IN、C2IN。在求和器件20的输出端61可以得到总和比特S，并且将总和比特S传送到CR加法器的总和输出端9。
图5示出了第二排序器件17，在三个第一输入端24、25、26向其提供排序形式的输入比特A、B、C，并且在另一输入端27向其提供要相加的另一输入比特N。排序器件17具有八个并联连接的三态门或三态反相器62和五个反相器63，它们如图5所示彼此连接起来。另外，提供了第一内部电源电压端子VDD和第二内部电源电压端子VSS。下面假设置位比特处于与第一电源电压VDD相对应的电压电平，并且非置位比特处于与第二电源电压VSS对应的电平。
图6a/6b中说明了三态门62的功能。三态门62具有输入端64和输出端65，并且还具有两个控制输入端67、66，它们彼此互补，并且与互补控制信号CK、CKQ连接。相应的三态门62或三态反相器在其(反相)输出端65提供三个不同状态。如果逻辑H电平(即，与第一电源电压VDD相同的电平)出现在反相控制输入端66，并且逻辑L电平(即，与第二电源电压VSS相同的电平)相应地出现在非反相控制输入端67，则三态反相器62的输出端子65是高阻抗，因为该输出端被两个互补晶体管68、69从电源电压VSS、VDD断开。
三态反相器62具有两个第一PMOS晶体管68，它们的可控路径串联连接在第一电源电压VDD和三态反相器的输出端65之间。另外提供了两个NMOS晶体管69，它们的可控路径串联连接在输出端65和第二电源电压VSS之间。可控路径连接到输出端65的两个互补晶体管68、69各自的控制端子连接到反相控制输入端66(PMOS晶体管68)和非反相控制端子67(NMOS晶体管69)。输入信号IN被传送到其他两个晶体管的两个其他控制端子，所述输入信号通过三态反相器62的输入端64耦合。
图6b图示了相应的等效电路图用于说明所耦合的信号。如果逻辑L电平出现在三态反相器62的反相控制输入端66并且相应的H电平互补控制信号出现在非反相控制输入端67，三态反相器62如常规的反相器一样操作。
回到根据图5的排序器件，假设输入比特A、B、C是预先排序的形式，即在每种情形中置位比特“向右”(向着第一排序器输入端24)排序。
如果在另一输入端27出现的另一输入比特N处于逻辑H电平，每隔一个三态反相器62就进入其高阻抗状态。输入端连接到第一电源电压VDD的第八三态反相器62反转电源电压VDD，以形成逻辑L电平，该逻辑L电平又被连接到第一输出端28的反相器63反转，并且输出逻辑H电平的排序比特B0。
于是，如反相器操作的其他三态反相器62如此连接第一输入比特A通过三态反相器62以及一个反相器被传送到第二排序器输出端29作为排序比特B1，第二输入比特B作为第三排序比特B2，并且第三输入比特C作为第四排序比特B3，它们分别出现在排序器件17的相应输出端29、30、31。因此，如果另一输入比特N是逻辑H电平，则已经以预先排序方式出现的第一输入比特A、B、C“向左”移位，并且另一置位比特被设置为“右手”数字位(如果N＝1，C、B、A、N)。
如果另一输入比特N处于逻辑L电平，其通过排序器件17传送到第四排序器输出端31，作为第四排序比特B3(如果N＝0，N、C、B、A)。于是，相应的排序比特B0、B1、B2、B3在排序器输出端28、29、30、31总是以按照如下方式排序的形式出现最多只在两个相邻输出28、29、30、31出现不同的逻辑电平。
图7示出了根据本发明的编码器件18，向其提供了要求和的四个排序比特B0、B1、B2、B3。编码器件18具有四个编码器输入端33、34、35、36以及五个编码器输出端37、38、39、40、41。另外，提供了五个或非门70，它们的输出端分别连接到编码器件18的编码器输出端37、38、39、40、41。向连接到第一排序器输出端37的或非门70提供第一排序输入比特B0和第二电源电压VSS。向连接到第二排序器输出端38的或非门70提供第二排序输入比特B1以及反相第一输入比特B0Q。向连接到第三排序器输出端39的或非门70提供第三排序输入比特B2以及反相第二排序输入比特B1Q。向连接到第四排序器输出端40的或非门70提供第四排序输入比特B3以及反相第三排序输入比特B2Q。向连接到第五排序器输出端41的或非门70提供第二电源电压VSS以及反相第四排序输入比特B3Q。各个反相比特B0Q、B1Q、B2Q、B3Q由反相器63根据电路布置生成。
图8示出了根据图7的编码器件18的相应真值表。因此，向每个总和值分配了明确的状态指示比特N0、N1、N2、N3、N4。作为示例，如果所有排序输入比特都是置位的，则只有第五状态指示比特N4是置位的，而其他状态指示比特N0、N1、N2、N3都没有置位。因此，向第一状态指示比特N0分配十进制0的总和值，向第二状态指示比特N1分配十进制1的总和值，向第三状态指示比特N2分配十进制2的总和值，向第四状态指示比特N3分配十进制3的总和值，并且向第五状态指示比特N4分配十进制4的求和结果，如前所述。
这些状态指示比特N0、N1、N2、N3、N4然后有利地用来切换进位器件19和求和器件20中的可控路径。图9图示了根据本发明的进位器件19的方框图。
该进位器件具有用于状态指示比特N0、N1、N2、N3、N4的五个输入端42～46、用于等价进位比特C0IN、C1IN、C2IN的三个进位输入端52、53、54以及用于输出进位比特C0OUT、C1OUT、C2OUT的三个进位输出端55、56、57。在这种情形中，第一进位逻辑72根据状态指示比特N0、N1、N2、N3、N4、第一输入进位比特C0IN以及第二输入进位比特C1IN，提供第一输出进位比特C0OUT。第二进位逻辑73根据状态指示比特N0、N1、N2、N3、N4以及三个输入进位比特C0IN、C1IN、C2IN，提供第二输出进位比特C1OUT。第三进位逻辑74根据状态指示比特N0、N1、N2、N3、N4、第二输入进位比特C1IN以及第三输入进位比特C2IN，提供第三输出进位比特C2OUT。
图10示出了进位器件19的相应真值表。利用状态指示比特N0、N1、N2、N3、N4形式的编码，要相加的四个输入比特的可能总和值减少为由N0、N1、N2、N3、N4指示的仅仅五个不同状态。因为输入进位比特C0IN、C1IN、C2IN也是以预先排序的形式出现，即在进位输入端处为三个比特的情形中，可能逻辑状态组合从23＝8减少为仅仅四种。总体上，这导致出现5×4＝20种状态指示和输入进位比特的组合。相应的输出进位比特C0OUT、C1OUT、C2OUT在进位输出端55、56、57处也是按照如下方式以预先排序的方式出现在每种情形中，相同的逻辑电平出现在两个相邻进位输出端55、56、57处。
图11示出了第一进位逻辑72的电路布置。提供了用于第一输入进位比特C0IN的第一输入端75以及用于第二输入进位比特C1IN的第二输入端76。第一进位逻辑72具有用于第一输出进位比特C0OUT的输出端77。另外，三态反相器62和NMOS晶体管69以及另一反相器63如图11所示彼此连接起来。还向第一进位逻辑72提供五个状态指示比特N0、N1、N2、N3、N4以及N0Q和N1Q(图11中相应的反相状态指示比特)。反相信号例如可以由反相器生成。在每种情形中，可靠开关或晶体管的最多两个可控路径出现在进位输出端77和内部电源电压端子VSS之间。尤其在考虑到三态反相器62中保持可用的PMOS和NMOS晶体管时，这也是正确的。因此，第一进位逻辑72的进位输入端75、76和进位输出端77之间的逻辑门的数目极小，由此非常迅速地穿过进位路径。
图12图示了第二进位逻辑73的电路布置。第二进位逻辑73具有用于三个输入进位比特C0IN、C1IN、C2IN的第一、第二和第三进位输入端78、79、80以及用于第二输出进位比特C1OIT的输出端。另外，向第二进位逻辑73提供状态指示比特N0、N1、N2、N3、N4以及代表相应反相信号的信号N1Q、N2Q、N3Q、N0Q，这些反相信号例如可以由反相器生成。提供了三个三态反相器62、PMOS晶体管68和NMOS晶体管69以及反相器63，它们如图12所示彼此连接起来。如针对图11中的第一进位逻辑72已经指出的那样，只有少数逻辑门处于进位输入端78、79、80和进位输出端81之间，由此极其迅速地穿过关键路径。
图13图示了第三进位逻辑74的电路布置。第三进位逻辑74具有用于第二和第三输入进位比特C1IN、C2IN的第一和第二进位输入端82、83以及用于第三输出进位比特C2OUT的输出端84。另外，向第三进位逻辑74提供状态指示比特N0、N1、N2、N3、N4以及代表各个反相信号的信号N0Q、N1Q、N2Q、N3Q、N4Q，这些反相信号例如可以由反相器生成。第三进位逻辑具有两个三态反相器62、三个PMOS晶体管68以及反相器63，它们如图13所示彼此连接起来。在第三进位逻辑74的情形中，进位输出端84和进位输入端82、83之间的进位路径同样具有极少的逻辑门。尤其由于如下事实根据本发明，首先生成用来切换进位逻辑72、73、74中使用的晶体管的状态指示比特N0、N1、N2、N3、N4，因此可控路径或逻辑门的极少数目是可能的。
图14图示了求和器件20的方框图。求和器件20具有用于输入进位比特C0IN、C1IN、C2IN的三个进位输入端58、59、60、用于状态指示比特N0、N1、N2、N3、N4的五个输入端47～51以及用于输出总和比特S的总和输出端61。求和器件20另外具有用于提供排序比特CY0、CY1、CY2、CY3的排序逻辑85以及用于根据排序比特CY0、CY1、CY2、CY3和五个状态指示比特N0、N1、N2、N3、N4或它们的反相信号(可以由反相器生成)生成总和比特S的求和逻辑86。
图15图示了求和器件20的相应真值表。再一次，由状态指示比特N0、N1、N2、N3、N4表征五个可能状态，并且由排序输入进位比特C0IN、C1IN、C2IN表征四个可能状态，由此可能存在总共20种状态指示和输入进位比特的不同输入组合。
图16示出了排序逻辑85的示意电路布置。向排序逻辑85提供三个输入进位比特C0IN、C1IN、C2IN，其利用所图示的反相器63、或非门70和与非门87，根据图16所示的连接生成排序比特CY0、CY1、CY2、CY3。各个反相信号或比特由CY0Q、CY1Q、CY2Q、CY3Q表示。
图17图示了求和逻辑86的电路布置，其根据排序逻辑85所提供的排序比特CY0、CY1、CY2、CY3以及状态指示比特N0、N1、N2、N3、N4生成总和比特S。求和逻辑86具有多个PMOS晶体管68以及多个互补NMOS晶体管69，它们如图17所示彼此连接起来。在每种情形中，最多只有晶体管68、69的两个可控路径处于求和器件或者求和逻辑86的总和输出端61与内部电源电压端子VDD、VSS之间。
因此，本发明提供了极其快速的逐位进位加法器，其在进位路径中只具有极少数目的逻辑门，由此尤其适于用在由根据本发明的逐位进位加法器构成输出级的加法装置中。利用根据本发明的4比特逐位进位加法器，根据来自下一较低有效性的进位比特来计算各个总和比特是极其快速的。
权利要求
1.一种逐位进位加法器(1)，具有a)四个求和输入端(2、3、4、5)，用于接收有效性为w的要进行求和的四个输入比特(A、B、C、N)；b)三个进位输入端(6、7、8)，用于接收有效性为w的三个输入进位比特(C0IN、C1IN、C2IN)；c)总和输出端，用于输出有效性为w的输出总和比特(S)；以及d)三个进位输出端(10、11、12)，用于输出有效性为2w的三个输出进位比特(C0OUT、C1OUT、C2OUT)。
2.根据权利要求1所述的逐位进位加法器(1)，其特征在于，在每种情形中，要进行求和的输入比特(A、B、C、N)以按照如下方式预先排序的形式出现在求和输入端(2、3、4、5)最多在两个相邻求和输入端(2、3、4、5)处出现不同的逻辑电平。
3.根据权利要求1或2所述的逐位进位加法器(1)，其特征在于，输入进位比特(C0IN、C1IN、C2IN)以按照如下方式预先排序的形式出现在进位输入端(6、7、8)至少在两个相邻进位输入端(6、7、8)出现相同的逻辑电平。
4.根据前述至少一项权利要求所述的逐位进位加法器(1)，其特征在于，输出进位比特(C0OUT、C1OUT、C2OUT)以按照如下方式排序的形式出现在进位输出端(10、11、12)至少在两个相邻进位输出端(10、11、12)出现相同的逻辑电平。
5.根据前述至少一项权利要求所述的逐位进位加法器(1)，其特征在于，提供进位排序器件，用于接收在进位输入端(6、7、8)出现的输入进位比特(C0IN、C1IN、C2IN)，并且在进位排序器输出端输出按照如下方式排序的所述比特至少在两个相邻进位排序器输出端出现相同的逻辑电平。
6.根据前述至少一项权利要求所述的逐位进位加法器(1)，其特征在于，要进行求和的各个输入比特(A、B、C)以按照如下方式预先排序的形式出现在三个第一求和输入端(2、3、4)相同的逻辑电平出现在第一求和输入端(2、3、4)中至少两个相邻输入端，并且要进行求和的另一输入比特(N)出现在另一求和输入端(5)。
7.根据权利要求6所述的逐位进位加法器(1)，其特征在于，提供排序器件(32)，用于接收在求和输入端(2、3、4、5)出现的要进行求和的输入比特(X、Y、Z、N)，并且在排序器输出端(28、29、30、31)输出按照如下方式排序的所述比特最多两个相邻排序器输出端(28、29、30、31)出现不同的逻辑电平。
8.根据前述至少一项权利要求所述的逐位进位加法器(1)，其特征在于，提供编码器件(18)，其具有编码器输入端(33、34、35、36)，用于接收要相加的输入比特(A、B、C、N)，并且具有五个编码器输出端(37、38、39、40、41)，在每种情形中的状态指示比特(N0、N1、N2、N3、N4)出现在编码器输出端(37、38、39、40、41)。
9.根据权利要求7和8所述的逐位进位加法器(1)，其特征在于，排序器件(32)和编码器件(18)被实现为集成的排序-编码装置(88)。
10.根据权利要求8或9所述的逐位进位加法器(1)，其特征在于，在每种情形中，状态指示比特(N0、N1、N2、N3、N4)中只有一个是置位的，每个状态指示比特(N0、N1、N2、N3、N4)被分配给要进行求和的四个输入比特(A、B、C、N)的求和结果。
11.根据权利要求8、9或10之一所述的逐位进位加法器(1)，其特征在于，提供求和器件(20)，其根据状态指示比特(N0、N1、N2、N3、N4)和输入进位比特(C0IN、C 1IN、C2IN)提供输出总和比特(S)。
12.根据权利要求8～10中至少一项所述的逐位进位加法器(1)，其特征在于，提供进位器件(19)，用于接收输入进位比特(C0IN、C1IN、C2IN)，并且将输出进位比特(C0OUT、C1OUT、C2OUT)输出，该进位器件根据状态指示比特(N0、N1、N2、N3、N4)和输入进位比特(C0IN、C1IN、C2IN)提供输出进位比特(C0OUT、C1OUT、C2OUT)。
13.根据权利要求8～11中至少一项所述的逐位进位加法器(1)，其特征在于，在每种情形中，状态指示比特(N0、N1、N2、N3、N4)控制具有控制端子的可控开关(62、68、69)以及进位器件(19)的可控路径。
14.根据前述至少一项权利要求所述的逐位进位加法器(1)，其特征在于，可控开关(62、68、69)的最多两个可控路径处于各个进位输出端(55、56、57)和电源电压端子(VDD、VSS)之间。
15.一种加法装置(13)，用于对多个比特组(BS、BS’、BS”)求和，其中每个比特组具有有效性同为w的比特，不同比特组(BS、BS’、BS”)的比特具有不同的有效性，并且a)向每个比特组(BS、BS’、BS”)分配进位保存加法器(14、14’、14”)，用于对各个比特组的比特求和，并且输出各个比特组(BS、BS’、BS”)的有效性为w的中间总和比特(N、N’、N”)以及分别具有下一较高有效性2w的至少两个中间进位比特(A、B、C、A’、B’、C’、A、B、C)；b)向至少一个比特组(BS、BS’、BS”)分配逐位进位加法器(1、1’、1”)，用于考虑有效性为w的至少两个进位比特(C0IN、C1IN、C2IN)，对有效性为w的各个中间总和比特(N、N’、N”)以及具有下一较低有效性w/2的各个比特组(BS、BS’、BS”)的有效性为w的至少两个中间进位比特(A、B、C、A’、B’、C’、A、B、C)求和，其中进位比特(C0IN、C1IN、C2IN)是在对具有较低有效性的比特组(BS、BS’、BS”)求和时获得的，作为输入进位比特，并且输出具有各自比特组(BS)的有效性w的比特组总和比特(S)以及分别具有下一较高有效性2w的至少两个进位比特(C0OUT、C1OUT、C2OUT)，作为输出进位比特(C0OUT、C1OUT、C2OUT)。
16.根据权利要求15所述的加法装置(13)，其特征在于，至少一个进位保存加法器(14、14’、14”)被设计为七比特加法器，并且输出各自的有效性为w的中间总和比特(N、N’、N”)以及有效性为2w的三个中间进位比特(A、B、C、A’、B’、C’、A、B、C)。
17.根据权利要求15或16至少一项所述的加法装置(13)，其特征在于，根据前述权利要求1～14之一来设计至少一个逐位进位加法器(1、1’、1”)。
18.根据权利要求15～17中至少一项所述的加法装置(13)，其特征在于，向分配给具有第二最低有效性的比特组(BS、BS’、BS”)的逐位进位加法器(1、1’、1”)提供分配给最低有效性的进位保存加法器的中间进位比特(A、B、C、A’、B’、C’、A、B、C)，作为输入进位比特(C0IN、C1IN、C2IN)。
19.根据权利要求15～18中至少一项所述的加法装置(13)，其特征在于，在分配给具有最低有效性的比特组(BS、BS’、BS”)的逐位进位加法器(1、1’、1”)的进位输入端(6、7、8)与分配给具有最高有效性的比特组(BS、BS’、BS”)的逐位进位加法器(1、1’、1”)的进位输出端(10、11、12)之间的信号路径中，逻辑门的数目最多是不同有效性的数目的两倍。
全文摘要
逐位进位加法器具有四个求和输入端，用于接收有效性为w的要进行求和的四个输入比特；三个进位输入端，用于接收有效性为w的三个输入进位比特；总和输出端，用于输出有效性为w的输出总和比特；以及三个进位输出端，用于输出有效性为2w的三个输出进位比特。
文档编号G06F7/60GK1834897SQ20061006788
公开日2006年9月20日 申请日期2006年3月14日 优先权日2005年3月14日
发明者若埃尔·哈彻, 温弗里德·坎普 申请人:印芬龙科技股份有限公司