专利名称：一种实现主处理器与协处理器接口与互连的系统及方法
技术领域：
本发明涉及计算机体系结构及超大规模集成电路设计技术领域，尤其 涉及一种实现主处理器与协处理器接口与互连的系统及方法。
背景技术：
协处理器是针对不同的应用场合和需求，对主处理器扩展的、协助主 处理器完成特殊应用处理的处理器。例如浮点运算协处理器，多媒体协处 理器等。
协处理器具有可编程性。协处理器有着在主处理器指令集基础上扩充 的协处理器指令集，协处理器含有面向特定应用的功能单元，可以用于加 速特定应用的处理。
传统的主处理器与协处理器的接口采用较为复杂的紧密耦合的方式。
例如，高级精简指令集处理器(Advanced RISC Machines, ARM)与其协
处理器接口通过专用的协处理器接口进行互连和通讯。协处理器的接口包 括以下四类信号时钟信号、时钟控制信号、流水线跟随信号和握手信号。 ARM的协处理器与ARM处理器使用同一时钟信号。协处理器中有自己的 流水线。协处理器通过与ARM处理器连接的协处理器接口使用一个流水 线跟随器，对ARM内核流水线中执行的指令进行跟踪，并且保持两个流 水线的步调一致。
但是，现有的主处理器与协处理器的接口及互连结构有着一些无法回 避的内在缺陷。譬如，兼容性不强，只能支持特定的主处理器和协处理器; 协处理器进行数据处理的粒度较细，只能有效进行单个数据字的处理，并 不能支持粒度较粗的数据处理；协处理器和主处理器共用一段流水线，两 者不能同时并行运行；不支持灵活的协处理器指令集设计等。
发明内容
(一)要解决的技术问题
针对上述现有技术存在的不足，本发明的一个主要目的在于提供一种 实现主处理器与协处理器接口与互连的系统，以提高主处理器与协处理器 之间的兼容性，使协处理器能够支持各种粒度的数据处理，并使协处理器 和处理器能够并行运行，支持灵活的协处理器指令集设计。
本发明的另一个主要目的在于提供一种实现主处理器与协处理器接 口与互连的方法，以提高主处理器与协处理器之间的兼容性，使协处理器 能够支持各种粒度的数据处理，并使协处理器和处理器能够并行运行，支 持灵活的协处理器指令集设计。
(二)技术方案 为达到上述目的，本发明的技术方案是这样实现的
一种实现主处理器与协处理器接口与互连的系统，包括一个主处理器 和至少一个协处理器，该系统还包括
双端口数据存储器，用于实现所述主处理器与至少一个协处理器之间
的数据通讯；
主处理器数据总线，用于连接所述主处理器与双端口数据存储器； 协处理器数据总线，用于连接双端口数据存储器与所述至少一个协处 理器；
至少一个命令字寄存器，用于将接收自所述主处理器的指令发送给与 自身连接的协处理器；
至少一个状态字寄存器，用于将接收自协处理器的状态信息发送给所 述主处理器。
所述双端口数据存储器包括通过所述主处理器数据总线与主处理器 连接的数据访问端口；通过所述协处理器数据总线与至少一个协处理器连 接的数据访问端口；和与所述两个数据访问端口对应的地址译码逻辑电 路。
所述双端口数据存储器的两个数据访问端口分别至少包括时钟信 号、控制信号、地址信号和数据信号。
所述主处理器通过与自身连接的数据访问端口，以及协处理器通过与 自身连接的数据访问端口，同时对双端口数据存储器的不同存储区域进行 读操作或写操作。
所述主处理器为哈佛结构的主处理器；所述主处理器数据总线为哈佛 结构主处理器的数据总线，用于连接所述哈佛结构的主处理器与双端口数 据存储器的一个数据访问端口；所述协处理器数据总线用于连接所述至少
一个协处理器与双端口数据存储器的另一个数据访问端口。
所述命令字寄存器与协处理器一一对应；所述主处理器通过执行写操 作对全部命令字寄存器进行访问，所述协处理器通过执行读操作对与自身 对应的命令字寄存器进行访问。
所述状态字寄存器与协处理器一一对应；所述主处理器通过执行读操 作对全部状态字寄存器进行访问，所述协处理器通过执行写操作对与自身 对应的状态字寄存器进行访问。
一种实现主处理器与协处理器接口与互连的方法，该方法包括
A、 主处理器将需传递给协处理器的数据写入双端口数据存储器中的 指定存储区域，并向协处理器发送协处理器启动指令；
B、 协处理器接收到启动指令后向主处理器返回命令接收状态字，访
问双端口数据存储器中的指定存储区域获取主处理器写入的数据，执行启
动指令中定义的操作；
C、 协处理器完成指令中定义的操作后向主处理器返回命令完成状态 字，主处理器获取协处理器的执行结果。
步骤A中所述主处理器将需传递给协处理器的数据写入双端口数据 存储器中的指定存储区域，是通过主处理器数据总线与双端口数据存储器 的一个数据访问端口访问双端口数据存储器中的指定存储区域实现的。
步骤A中所述主处理器向协处理器发送协处理器启动指令包括主处 理器通过命令字寄存器向协处理器发送至少携带有执行定义操作和访问 指定存储区域信息的协处理器启动指令。
步骤B中所述协处理器向主处理器返回命令接收状态字是通过状态 字寄存器返回的。
步骤B中所述协处理器向主处理器返回命令接收状态字后进一步包
括主处理器根据接收的命令接收状态字执行正常的程序流。
步骤C中所述协处理器完成指令中定义的操作后进一步将执行结果
携带在命令完成状态字中，步骤C中所述协处理器向主处理器返回命令完
成状态字，主处理器获取协处理器的执行结果包括
Cl、协处理器通过状态字寄存器向主处理器发送携带有执行结果的命
令完成状态字；
C2、主处理器接收到协处理器发送的命令完成状态字，从命令完成状 态字中获取协处理器返回的执行结果。
步骤c中所述协处理器完成指令中定义的操作后进一步将执行结果
数据写入双端口数据存储器中的指定存储区域，步骤c中所述协处理器向
主处理器返回命令完成状态字，主处理器获取协处理器的执行结果包括 Cl'、协处理器通过状态字寄存器向主处理器发送命令完成状态字； C2'、主处理器接收到命令完成状态字，访问双端口数据存储器中的
指定存储区域，获取协处理器写入的执行结果数据。
(三)有益效果 从上述技术方案可以看出，本发明具有以下有益效果
1、 利用本发明，由于主处理器和协处理器分别利用各自的数据总线 及流水线，所以主处理器能够与各种类型的协处理器互连并协同工作，大 大提高了主处理器与协处理器之间的兼容性。
2、 利用本发明，由于协处理器在进行数据处理时，既能够进行单个 数据字的细粒度数据处理，又能够进行多个数据字的粗粒度数据处理，所 以协处理器能够支持各种粒度的数据处理。
3、 利用本发明，由于主处理器和协处理器对双端口数据存储器的特
定区域采用分时访问的机制，协处理器对数据存储器的访问操作及执行操 作的过程不会影响主处理器对数据存储器的访问操作及执行操作的过程， 二者访问数据存储器的时序也不会互相影响，在协处理器执行操作的同时 主处理器也可以正常执行程序流，所以主处理器和协处理器可以并行运 行。
4、 利用本发明，主处理器和协处理器也可以通过双端口数据存储器
获得很高的数据访问带宽，协处理器还能够支持灵活的协处理器指令集设 计。
5、 利用本发明，主处理器每次只发出一个协处理器指令，即只有一 个协处理器进行操作并有可能访问协处理器数据总线，在任意时刻也只有 一个协处理器对协处理器数据总线进行访问，因此不会出现协处理器数据 总线访问冲突的问题。
6、 利用本发明，在协处理器完成协处理器指令定义的特定操作并且 返回状态之前，主处理器不会启动其它的协处理器。这样，在某一时刻只 有主处理器和一个协处理器同时工作，不会出现多个协处理器同时工作的 情况，因此不会出现协处理器之间操作冲突的问题。
图1为本发明提供的实现主处理器与N个协处理器接口与互连的系统 的示意图2为本发明提供的实现主处理器与一个协处理器接口与互连的系统 的示意图3为本发明提供的实现主处理器与协处理器接口与互连总体技术方 案的实现流程图4为依照本发明第一个实施例实现主处理器与协处理器接口与互连 的方法流程图5为依照本发明第二个实施例实现主处理器与协处理器接口与互连 的方法流程图。
具体实施例方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实 施例，并参照附图，对本发明进一步详细说明。
如图1所示，图1为本发明提供的实现主处理器与N个协处理器接口 与互连的系统的示意图，该系统包括一个主处理器和至少一个协处理器， 该系统还包括
双端口数据存储器，用于实现所述主处理器与至少一个协处理器之间 的数据通讯；
主处理器数据总线，用于连接所述主处理器与双端口数据存储器；
协处理器数据总线，用于连接双端口数据存储器与所述至少一个协处
理器；
至少一个命令字寄存器，用于将接收自所述主处理器的指令发送给与 自身连接的协处理器；
至少一个状态字寄存器，用于将接收自协处理器的状态信息发送给所 述主处理器。
上述主处理器为哈佛结构的主处理器，具有独立的数据存储器和程序 存储器，分别与数据总线和程序总线相连接，取指和执行并行独立进行。
其中，主处理器的数据总线为了和协处理器的数据总线相区别，被标 识为主处理器数据总线，协处理器的数据总线被标识为协处理器数据总 线。
双端口数据存储器是由主处理器原有的单端口存储器扩展而来的，主 处理器和协处理器通过双端口数据存储器进行数据通讯。所述双端口数据 存储器包括通过所述主处理器数据总线与主处理器连接的数据访问端 口，即数据访问端口A;通过所述协处理器数据总线与至少一个协处理器 连接的数据访问端口，即数据访问端口B;和与所述两个数据访问端口对 应的地址译码逻辑电路。
双端口数据存储器具有完全独立的两套数据访问端口及相应的地址 译码逻辑电路。双端口的数据存储器具有的数据访问端口 A和数据访问端 口 B相互独立。数据访问端口 A和数据访问端口 B分别至少包括时钟 信号、控制信号、地址信号和数据信号等。
主处理器数据总线与双端口数据存储器的数据访问端口 A相连，主处
理器通过主处理器数据总线和数据访问端口A访问双端口数据存储器。双 端口数据存储器的数据访问端口A保持与主处理器数据总线的连接。
协处理器数据总线与双端口数据存储器的数据访问端口 B相连，协处 理器通过协处理器数据总线和数据访问端口 B访问双端口数据存储器。双 端口数据存储器的数据访问端口 B与协处理器数据总线连接，并通过协处
理器数据总线并联多个协处理器。
由于主处理器每次只发出一个协处理器指令，即只有一个协处理器进 行操作并有可能访问协处理器数据总线，所以在任意时刻最多只有一个协 处理器对协处理器数据总线进行访问，因此不会出现协处理器数据总线的 访问冲突。
由于主处理器每次最多只能启动一个协处理器，在协处理器数据总线 上不会出现多个协处理器同时工作，竞争总线资源的情况，并且协处理器 都自带有地址译码的逻辑。
双端口数据存储器的两套数据访问端口可独立工作于不同的时钟频 率，并可同时对双端口数据存储器进行访问。但是，如果同时对双端口数 据存储器的某一特定的存储区域进行读写操作，则有可能访问失败。为了 保证数据通讯的正确有效，在本发明中主处理器和协处理器对双端口存储 器的访问分时进行。
主处理器通过数据访问端口 A，协处理器通过数据访问端口B，同时 对双端口数据存储器的不同存储区域进行读操作或写操作。但是，主处理
器通过数据访问端口A，协处理器通过数据访问端口B，不能同时读写双
端口数据存储器的同一存储单元。
主处理器发出协处理器指令启动协处理器工作时，在协处理器指令中 指定了协处理器可以访问的存储器区域。在协处理器对此存储器区域进行 访问的时候，协处理器的操作并不影响主处理器正常执行程序流，但主处 理器只能访问除指定协处理器访问区域以外的其它存储器区域。当协处理 器完成了对指定存储器区域的访问并执行完相应操作之后，将向主处理器 返回命令完成状态字。主处理器接收到命令完成状态字之后，才可以对指 定协处理器访问的存储器区域进行访问。
在进行主处理器和协处理器的数据通讯时，主处理器首先将需传递到 协处理器的数据写入双端口数据存储器的特定存储器区域，并启动主处理 器。当主处理器发送协处理器指令并启动协处理器工作之后，协处理器可
以通过协处理器数据总线和双端口存储器的端口 B，访问双端口数据存储 器的特定存储器区域读入操作数据，并操作完成后写入数据。此时主处理 器不能对此存储器区域进行访问，只有当协处理器完成对数据存储器的访
问并返回命令完成状态字，且主处理器接收到命令完成状态字之后，主处 理器才可以对双端口数据存储器的特定存储器区域进行访问。主处理器通 过访问双端口数据存储器的特定存储器区域获取协处理器写入的数据，完 成主处理器和协处理器间的数据通讯。
所述命令字寄存器与协处理器一一对应，主处理器通过执行写操作对 全部命令字寄存器进行访问，协处理器通过执行读操作对与自身对应的命 令字寄存器进行访问。
所述状态字寄存器与协处理器一一对应，主处理器通过执行读操作对 全部状态字寄存器进行访问，协处理器通过执行写操作对与自身对应的状 态字寄存器进行访问。
主处理器通过命令字寄存器向协处理器传递协处理器指令，协处理器 通过状态字寄存器并结合中断请求信号向主处理器返回状态。命令字寄存 器将从主处理器发出的协处理器指令传递给协处理器，状态字寄存器则将 从协处理器返回的状态传递给主处理器。同时，协处理器的状态返回是和 主处理器的外部中断结合在一起的。
图1中的N个命令字寄存器和N个状态字寄存器都是主处理器可寻
址访问的。而协处理器则只能寻址访问到其所属的一个命令字寄存器和一
个状态字寄存器。例如协处理器N只能访问命令字寄存器N和状态字寄 存器N。
同时，主处理器只能对状态字寄存器进行读操作，协处理器只能对状 态字寄存器进行写操作；主处理器只能对命令字寄存器进行写操作，协处 理器只能对命令字寄存器进行读操作。
中断请求信号和中断响应信号也是一一对应的。例如图1中的中断申 请信号N对应中断响应信号N。中断请求信号和中断响应信号属于主处理 器，分别对应N个外部中断，例如中断申请信号N和中断响应信号N对 应主处理器的外部中断N。每一个协处理器被分配一个外部中断资源，并 分别连接一个中断请求信号和一个中断响应信号。例如协处理器N连接到 中断请求信号N和中断响应信号N。协处理器N通过中断申请信号N和 中断响应信号N与主处理器连接并可申请主处理器的外部中断N，当协处 理器发出外部中断请求的时候，主处理器进入外部中断N对应的中断服务程序执行。
主处理器向协处理器发送命令的过程是主处理器在执行正常的程序 流的过程中，如需启动协处理器N进行某种特定的操作，则将命令字R 写入命令字寄存器。其中命令字R定义了协处理器的操作类型及主处理器 指定的可以访问的存储器区域。与主处理器连接的N个协处理器，在未接 收到命令的时候，都处于命令查询状态，不断査询命令字寄存器。如协处 理器中的某个协处理器N查询到命令字寄存器N中的值为其可识别并执
行的协处理器指令R，则会返回命令接收状态字，并且开始相应的协处理 器操作。在协处理器N完成协处理器指令R定义的特定操作并且返回状 态之前，主处理器不会启动其它的协处理器。这样，在某一时刻最多只有 处理器和一个协处理器同时工作，不会出现多个协处理器同时工作的情 况，因此不会出现协处理器之间操作冲突的问题。
协处理器向主处理器返回状态的过程是当协处理器N发起向主处理 器的状态返回的时候，协处理器N在将状态字S写入状态字寄存器N后， 将中断请求信号N置为有效以便处理器N能够即时响应并处理。其中状 态字S中定义了协处理器N向主处理器返回的状态。
主处理器在接收到中断申请N后，由中断控制器根据中断屏蔽位以及 中断优先级等条件判断是否接收该中断。如接收中断请求N，主处理器会 将中断响应信号N置为有效。处于中断申请等待状态的协处理器N检测 到中断响应N信号有效后，撤销中断申请信号N。
基于图1所示的本发明实现主处理器与N个协处理器接口与互连的系 统的示意图，图2示出了本发明提供的实现主处理器与一个协处理器接口 与互连的系统的示意图。
主处理器和一个协处理器接口及互联的结构是图1中的主处理器和N 个协处理器连接的结构方式当N二1时的特殊情况。在主处理器和N个协 处理器接口及互联的结构中，多个协处理器不会同时工作。在某一个时刻 最多只有主处理器和一个协处理器同时并行工作。协处理器和协处理器间 也不存在数据通讯，协处理器间也不会出现资源访问冲突等情况。因此， 在主处理器和一个协处理器接口及互联的结构中主处理器与协处理器间
的通讯方式与主处理器和N个协处理器接口及互联的结构中的完全一致。
基于图1所示的本发明实现主处理器与N个协处理器接口与互连的系 统的示意图，以及图2所示的本发明实现主处理器与一个协处理器接口与 互连的系统的示意图，图3示出了本发明提供的实现主处理器与协处理器 接口与互连总体技术方案的实现流程图，该方法包括以下步骤
步骤301:主处理器将需传递给协处理器的数据写入双端口数据存储 器中的指定存储区域，并向协处理器发送协处理器启动指令；
步骤302:协处理器接收到启动指令后向主处理器返回命令接收状态 字，访问双端口数据存储器中的指定存储区域获取主处理器写入的数据， 执行启动指令中定义的操作；
步骤303:协处理器完成指令中定义的操作后向主处理器返回命令完
成状态字，主处理器获取协处理器的执行结果。
上述步骤301中所述主处理器将需传递给协处理器的数据写入双端口
数据存储器中的指定存储区域，是通过主处理器数据总线与双端口数据存 储器的一个数据访问端口访问双端口数据存储器中的指定存储区域实现 的。
上述步骤301中所述主处理器向协处理器发送协处理器启动指令包 括主处理器通过命令字寄存器向协处理器发送至少携带有执行定义操作 和访问指定存储区域信息的协处理器启动指令。
上述步骤302中所述协处理器向主处理器返回命令接收状态字是通过 状态字寄存器返回的。
上述步骤302中所述协处理器向主处理器返回命令接收状态字后进一 步包括主处理器根据接收的命令接收状态字执行正常的程序流。
上述步骤303中协处理器完成指令中定义的操作后，主处理器可以通
过以下两种方式获取执行结果
方式一、协处理器完成指令中定义的操作后进一步将执行结果携带在 命令完成状态字中，所述协处理器向主处理器返回命令完成状态字，主处
理器获取协处理器的执行结果包括
步骤3031:协处理器通过状态字寄存器向主处理器发送携带有执行结
果的命令完成状态字；
步骤3032:主处理器接收到协处理器发送的命令完成状态字，从命令
完成状态字中获取协处理器返回的执行结果。
方式二、协处理器完成指令中定义的操作后进一步将执行结果数据写 入双端口数据存储器中的指定存储区域，所述协处理器向主处理器返回命
令完成状态字，主处理器获取协处理器的执行结果包括
步骤3031':协处理器通过状态字寄存器向主处理器发送命令完成状 态字；
步骤3032':主处理器接收到命令完成状态字，访问双端口数据存储
器中的指定存储区域，获取协处理器写入的执行结果数据。
下面，基于图3所示的本发明提供的实现主处理器与协处理器接口与 互连总体技术方案的实现流程图，以图2所示的主处理器和一个协处理器 接口及互连的系统为例，详细说明本发明中的处理器与协处理器的接口及 互联的方法。
如图4所示，图4为依照本发明第一个实施例实现主处理器与协处理
器接口与互连的方法流程图，该方法的具体实施步骤如下 步骤401:开始。
步骤402:发送协处理器启动指令。即主处理器通过命令字寄存器向 协处理器发送协处理器启动指令R，协处理器启动指令R定义了协处理器
需要执行的具体操作，并且指定了协处理器可以访问的数据存储器区域。
步骤403:返回命令接收状态字。即协处理器通过状态字寄存器向主 处理器发送命令接收状态字S,同时置中断请求信号有效，标识协处理器 已经接收协处理器启动指令，开始进行协处理器指令R所定义的操作处 理。
步骤404:撤销协处理器启动指令。即主处理器接收中断请求信号有 效，进入此外部中断对应的中断服务程序，接收状态字寄存器中的状态字， 如果状态字为命令接收状态字S，则撤销协处理器启动指令，主处理器开 始执行正常的程序流，但不能对协处理器正在访问的数据存储器区域进行 访问。
步骤405:返回命令完成状态字。即协处理器完成协处理器指令R所 定义的操作后，将执行结果携带在命令完成状态字U中，通过状态字寄存 器向主处理器发送命令完成状态字U，同时置中断请求信号有效，标识协
处理器已经完成协处理器指令R所定义的操作，通过命令完成状态字U
返回操作完成后需要返回的执行结果信息。
步骤406:接收命令完成状态字。即主处理器接收中断请求信号有效，
进入中断对应的中断服务程序，接收状态字寄存器中的命令完成状态字u，
并主处理器从命令完成状态字u中提取出所需要的协处理器返回的执行
结果信息。
在本步骤中，主处理器只有接收到命令完成状态字u后，才能对双端
口数据存储器中的特定存储区域进行访问。
步骤407:结束。协处理器执行的一个轮回结束。
在本发实施例的步骤405中，协处理器完成协处理器指令R所定义的 操作后，将执行结果携带在命令完成状态字U中，通过状态字寄存器向主 处理器发送命令完成状态字U，同时置中断请求信号有效，标识协处理器 己经完成协处理器指令R所定义的操作，通过命令完成状态字U返回操 作完成后需要返回的执行结果信息。在实际应用中，协处理器也可以在完 成指令中定义的操作后进一步将执行结果数据写入双端口数据存储器中 的指定存储区域。此时，主处理器接收到协处理器返回的命令完成状态字 后，可以通过访问双端口数据存储器中的指定存储区域来获取协处理器的 执行结果信息。
上述过程具体可参见图5，图5为依照本发明第二个实施例实现主处 理器与协处理器接口与互连的方法流程图，该方法的具体实施步骤如下
步骤501:开始。
步骤502:发送协处理器启动指令。即主处理器通过命令字寄存器向
协处理器发送协处理器启动指令R，协处理器启动指令R定义了协处理器 需要执行的具体操作，并且指定了协处理器可以访问的数据存储器区域。
步骤503:返回命令接收状态字。即协处理器通过状态字寄存器向主
处理器发送命令接收状态字S，同时置中断请求信号有效，标识协处理器 已经接收协处理器启动指令，开始进行协处理器指令R所定义的操作处
理。
步骤504:撤销协处理器启动指令。即主处理器接收中断请求信号有 效，进入此外部中断对应的中断服务程序，接收状态字寄存器中的状态字， 如果状态字为命令接收状态字S，则撤销协处理器启动指令，主处理器开 始执行正常的程序流，但不能对协处理器正在访问的数据存储器区域进行 访问。
步骤505:返回命令完成状态字。即协处理器完成协处理器指令R所
定义的操作后，将执行结果数据写入双端口数据存储器中的指定存储区
域，并通过状态字寄存器向主处理器发送命令完成状态字U，同时置中断 请求信号有效，标识协处理器已经完成协处理器指令R所定义的操作。
步骤506:接收命令完成状态字。即主处理器接收中断请求信号有效， 进入中断对应的中断服务程序，接收状态字寄存器中的命令完成状态字U， 并根据接收的命令完成状态字U访问双端口数据存储器中的指定存储区 域，获取协处理器写入的执行结果数据。
步骤507:结束。协处理器执行的一个轮回结束。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行 了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而 已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修 改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1、一种实现主处理器与协处理器接口与互连的系统，包括一个主处理器和至少一个协处理器，其特征在于，该系统还包括双端口数据存储器，用于实现所述主处理器与至少一个协处理器之间的数据通讯；主处理器数据总线，用于连接所述主处理器与双端口数据存储器；协处理器数据总线，用于连接双端口数据存储器与所述至少一个协处理器；至少一个命令字寄存器，用于将接收自所述主处理器的指令发送给与自身连接的协处理器；至少一个状态字寄存器，用于将接收自协处理器的状态信息发送给所述主处理器。
2、 根据权利要求1所述的实现主处理器与协处理器接口与互连的系 统，其特征在于，所述双端口数据存储器包括通过所述主处理器数据总线与主处理器连接的数据访问端口；通过所述协处理器数据总线与至少一个协处理器连接的数据访问端和与所述两个数据访问端口对应的地址译码逻辑电路。
3、 根据权利要求2所述的实现主处理器与协处理器接口与互连的系 统，其特征在于，所述双端口数据存储器的两个数据访问端口分别至少包 括时钟信号、控制信号、地址信号和数据信号。
4、 根据权利要求2所述的实现主处理器与协处理器接口与互连的系统，其特征在于，所述主处理器通过与自身连接的数据访问端口，以及协处理器通过与 自身连接的数据访问端口，同时对双端口数据存储器的不同存储区域进行 读操作或写操作。
5、 根据权利要求1所述的实现主处理器与协处理器接口与互连的系 统，其特征在于，所述主处理器为哈佛结构的主处理器；所述主处理器数据总线为哈佛结构主处理器的数据总线，用于连接所 述哈佛结构的主处理器与双端口数据存储器的一个数据访问端口；所述协处理器数据总线用于连接所述至少一个协处理器与双端口数 据存储器的另一个数据访问端口。
6、 根据权利要求1所述的实现主处理器与协处理器接口与互连的系 统，其特征在于，所述命令字寄存器与协处理器一一对应；所述主处理器通过执行写操作对全部命令字寄存器进行访问，所述协 处理器通过执行读操作对与自身对应的命令字寄存器进行访问。
7、 根据权利要求1所述的实现主处理器与协处理器接口与互连的系 统，其特征在于，所述状态字寄存器与协处理器一一对应；所述主处理器通过执行读操作对全部状态字寄存器进行访问，所述协 处理器通过执行写操作对与自身对应的状态字寄存器进行访问。
8、 一种实现主处理器与协处理器接口与互连的方法，其特征在于， 该方法包括A、 主处理器将需传递给协处理器的数据写入双端口数据存储器中的 指定存储区域，并向协处理器发送协处理器启动指令；B、 协处理器接收到启动指令后向主处理器返回命令接收状态字，访 问双端口数据存储器中的指定存储区域获取主处理器写入的数据，执行启 动指令中定义的操作；C、 协处理器完成指令中定义的操作后向主处理器返回命令完成状态 字，主处理器获取协处理器的执行结果。
9、 根据权利要求8所述的实现主处理器与协处理器接口与互连的方 法，其特征在于，步骤A中所述主处理器将需传递给协处理器的数据写入 双端口数据存储器中的指定存储区域，是通过主处理器数据总线与双端口 数据存储器的一个数据访问端口访问双端口数据存储器中的指定存储区 域实现的。
10、 根据权利要求8所述的实现主处理器与协处理器接口与互连的方 法，其特征在于，步骤A中所述主处理器向协处理器发送协处理器启动指令包括主处理器通过命令字寄存器向协处理器发送至少携带有执行定义操 作和访问指定存储区域信息的协处理器启动指令。
11、 根据权利要求8所述的实现主处理器与协处理器接口与互连的方 法，其特征在于，步骤B中所述协处理器向主处理器返回命令接收状态字 是通过状态字寄存器返回的。
12、 根据权利要求8所述的实现主处理器与协处理器接口与互连的方 法，其特征在于，步骤B中所述协处理器向主处理器返回命令接收状态字后进一步包括主处理器根据接收的命令接收状态字执行正常的程序流。
13、 根据权利要求8所述的实现主处理器与协处理器接口与互连的方 法，其特征在于，步骤C中所述协处理器完成指令中定义的操作后进一步 将执行结果携带在命令完成状态字中，步骤C中所述协处理器向主处理器返回命令完成状态字，主处理器获取协处理器的执行结果包括Cl、协处理器通过状态字寄存器向主处理器发送携带有执行结果的命 令完成状态字；C2、主处理器接收到协处理器发送的命令完成状态字，从命令完成状 态字中获取协处理器返回的执行结果。
14、 根据权利要求8所述的实现主处理器与协处理器接口与互连的方 法，其特征在于，步骤C中所述协处理器完成指令中定义的操作后进一步 将执行结果数据写入双端口数据存储器中的指定存储区域，步骤C中所述协处理器向主处理器返回命令完成状态字，主处理器获 取协处理器的执行结果包括cr、协处理器通过状态字寄存器向主处理器发送命令完成状态字；C2'、主处理器接收到命令完成状态字，访问双端口数据存储器中的 指定存储区域，获取协处理器写入的执行结果数据。
全文摘要
本发明公开了一种实现主处理器与协处理器接口与互连的系统，包括主处理器、至少一个协处理器、双端口数据存储器、主处理器数据总线、协处理器数据总线、至少一个命令字寄存器和至少一个状态字寄存器。本发明还公开了一种实现主处理器与协处理器接口与互连的方法，包括A.主处理器将需传递给协处理器的数据写入双端口数据存储器中的指定存储区域，并向协处理器发送协处理器启动指令；B.协处理器接收到启动指令后向主处理器返回命令接收状态字，访问双端口数据存储器中的指定存储区域获取主处理器写入的数据，执行启动指令中定义的操作；C.协处理器完成指令中定义的操作后向主处理器返回命令完成状态字，主处理器获取协处理器的执行结果。
文档编号G06F13/38GK101097559SQ20061008945
公开日2008年1月2日 申请日期2006年6月28日 优先权日2006年6月28日
发明者洋 刘, 莉 周, 杰 陈, 旭 马, 健 高 申请人:中国科学院微电子研究所