专利名称：一种抗有源攻击的方法
一种抗有源攻击的方法技术领域本专利应用于集成电路芯片安全领域，以防止攻击者通过有源探测的方式控制电路，探 测内部电路的工作过程，加强芯片的安全性。
技术背景对集成电路的攻击方式一般有两种方式一种是有源攻击，即在电路工作的情况下通过采 用有源探针探测电路的工作过程，强制设置电路的工作状态绕开电路的安全防护措施，以达 到攻击芯片的目的；另一种为反向解剖，从物理上对芯片进行逐层剖析，提出电路的网表。 虽然第二种攻击能够从根本上掌握电路的结构，攻击性更强，但实施的成本高，而且随着工 艺线宽的减小，反向攻击的难度进一步提高，因而攻击者常采用第一种攻击方法。 发明内容针对有源攻击，本专利提出的方法通过在集成电路芯片的顶层进行金属绕线构成屏蔽层， 当带有正电压的有源探针碰触到这些屏蔽走线时将引起电路复位，防止有源探针对电路工作 状态的探测。设置一组寄存器(4) (5) (6) (7) (8) (9) (10)(可根据要保护电路的芯片面积确定具体的 寄存器个数)，第一个寄存器(4)的时钟端接逻辑"0"，数据端(1)接逻辑"1",其输出 端接下一级寄存器(5)的时钟端，以后各级寄存器的时钟端都接到前一级寄存器的输出端， 最后一级寄存器的输出端输出(11)参与芯片的全局复位控制，芯片复位信号高有效，即逻 辑"1"复位。上电时所有寄存器的输出都被置位为逻辑"0"。当带有正电压的有源探针碰触到某个寄存器的时钟端连线时，数据端的高电平会沿着寄 存器链传播到最后一级的输出，导致芯片被复位，从而使有源探测失效。本专利的主要特性是采用一组寄存器的时钟端引线作为屏蔽层走线，该走线的正常逻辑 电平也可不同于上述的逻辑电平"0"而为逻辑电平"1"，调整上述其它的控制电平为相反的 电平，(寄存器改为下降沿触发，复位控制(3)改为置位控制，寄存器(4)的数据端(1) 接逻辑"0"，寄存器(4)的时钟端(2)接逻辑"1"高电平，输出复位信号(11)为低电平 有效，如果芯片是高电平复位，需要将输出的复位信号(11)取反，可以抗击带有低电平的 有源探针的探测。
图为抵抗有源攻击电路图。图中(4) (5) (6) (7) (8) (9) (10)为寄存器组，(1)为逻辑电平T接到第1级寄 存器的数据端，(2)为逻辑电平"0"接到第1级寄存器的时钟端，(3)为复位信号输入，接 到所有寄存器的复位端。(11)为最后一级寄存器的输出端，该信号参与芯片的复位控制。前 级寄存器的输出连接到后级寄存器的时钟输入。
具体实施方式
本发明具体操作如下1. 在电路网表中增加图中的电路2. 进行布线时，先在芯片的顶层金属走线层布寄存器间前级寄存器输出端到下级寄存器时钟 端的连线，连线走线尽量布得覆盖较大的芯片面积。3. 在屏蔽线布完后，进行正常逻辑的布线，完成屏蔽线与正常逻辑的混合布线。
权利要求
1.一种抗有源攻击的方法其特征在于采用的电路中包含一组寄存器，由寄存器的时钟端连线在集成电路芯片的顶层进行金属绕线构成屏蔽层，以防止有源探针对电路的探测。
2. 如权利要求1所述的抗有源攻击的方法，其特征在于寄存器组中的后一个寄存器的时钟端 连接到前一个寄存器的输出端，该连线构成屏蔽走线。
3. 如权利要求1所述的抗有源攻击的方法，其特征在于各级寄存器的时钟端引线在顶层构成 屏蔽走线与正常逻辑电路的引线进行混合布线。
4. 如权利要求1所述的抗有源攻击的方法，其特征在于在布线时先完成顶层屏蔽走线然后进 行正常逻辑的布线。
全文摘要
本发明提出了一种新的抗有源攻击的方法，在集成电路设计中采用该方法可在一定程度上抵抗有源攻击，防止攻击者通过有源方式对正在工作的电路进行强制设置，改变电路工作状态，从而破解电路。本发明提出的抗有源攻击的方法采用通过一组串行的寄存器的时钟端引出线在芯片的顶层进行无规则地绕线覆盖，如果外部的有源探针碰触到该绕线组时会使芯片产生复位，从而达到抗击外部有源攻击的目的。
文档编号G06F21/00GK101162484SQ200610113628
公开日2008年4月16日 申请日期2006年10月10日 优先权日2006年10月10日
发明者茵 叶 申请人:北京中电华大电子设计有限责任公司