专利名称：便携式计算机数据加密器的制作方法
技术领域：
本实用新型涉及一种控制或者调节领域的电子类产品，更具体地讲，本实用新型是指一种便携式计算机数据加密器，在国际专利分类表中本实用新型应分为G05大类。
背景技术：
目前，计算机的数据加密有两种，其包括单纯的软件方式加密和软件与硬件相结合方式加密。软件加密是通过软件的形式，将加密算法用软件的形式描绘出来，通过计算机运算，将待加密的数据输入，加密软件输出密文。该加密方式需占用大量的CPU资源，并且要通过一定的手段将密文还原，口令还需要用户记忆。软件与硬件结合的加密方式，通常是将加密算法分为两部分，在软件上保留一部分，在硬件上保留一部分，通过软件管理以实现软件和硬件配合对数据进行加密，用户在使用时要事先安装管理软件才可以使用，并且须要用户记忆口令。
实用新型内容本实用新型的目的在于针对已有技术的不足，提供一种采用硬件加密技术的不占用CPU资源的不影响计算机速度的便携式计算机数据加密器。
本实用新型的目的是通过下述技术方案实现的所述的数据加密器包括工作模式设置模块、时钟源模块、主板IDE接口模块、输入匹配电阻、输出匹配电阻、电压转换模块和电源滤波电路部分。主要特点在于
所述的数据加密器还包括加密芯片、加密硬盘模块、电子密钥和状态指示模块部分。
所述的工作模式设置模块部分接向所述的加密芯片部分，所述的时钟源模块部分接向所述的加密芯片部分。
所述的主板IDE接口模块部分和所述的输入匹配电阻部分相互连接，所述的输入匹配电阻部分和所述的加密芯片部分相互连接，所述的加密芯片部分和所述的输出匹配电阻部分相互连接，所述的输出匹配电阻部分和所述的加密硬盘模块部分相互连接。
所述的电压转换模块部分接向所述的加密芯片部分。
所述的电源滤波电路部分分别与所述的电压转换模块部分、所述的加密芯片部分相互连接。
所述的加密芯片部分接向所述的状态指示模块部分。
所述的电子密钥部分接向所述的加密芯片部分。
所述的输入匹配电阻部分包括RP1、RP2、RP3、RP4、RP5、RP6和RP7，还包括电阻R8和R9。
所述的加密芯片部分包括电路U1、电阻R1和电阻R2。
所述的输出匹配电阻部分包括RP8、RP9、RP10、RP11、RP12、RP13、RP14以及电阻R13、R14、R15、R16、R17和R18。
所述的加密硬盘模块部分包括CN2和电阻R10、R11和R12。
所述的输入匹配电阻部分的RP1的1-4接线脚分别接到所述的主板IDE接口模块部分的H DD0至H DD3接线脚，所述的输入匹配电阻部分的RP1的5-8接线脚分别接到所述的加密芯片部分的电路U1的MH DD[3]至MH DD[0]接线脚。
所述的输入匹配电阻部分的RP2的1-4接线脚分别接到所述的主板IDE接口模块部分的H DD4至H DD7接线脚，所述的输入匹配电阻部分的RP2的5-8接线脚分别接到所述的加密芯片部分的电路U1的MH DD[7]至MH DD[4]接线脚。
所述的输入匹配电阻部分的RP2的第五接线脚连接所述的电阻R9的一端，所述的电阻R9的另一端接到GND-POWER。
所述的输入匹配电阻部分的RP3的1-4接线脚分别接到所述的主板IDE接口模块部分的H DD8至H DD11接线脚，所述的输入匹配电阻部分的RP3的5-8接线脚分别接到所述的加密芯片部分的电路U1的MH DD[11]至MH DD[8]接线脚。
所述的输入匹配电阻部分的RP4的1-4接线脚分别接到所述的主板IDE接口模块部分的H DD12至HDD15接线脚，所述的输入匹配电阻部分的RP4的5-8接线脚分别接到所述的加密芯片部分的电路U1的MH DD[15]至MH DD[12]接线脚。
所述的输入匹配电阻部分的RP5的8-5接线脚分别接到所述的主板IDE接口模块部分的H DMACK-、H DIOW-、H DIOR和H DA2接线脚，所述的输入匹配电阻部分的RP5的1-4接线脚分别接到所述的加密芯片部分的电路U1的MH DMACKi、MH DIOWi、MH DIORi和MH DA[2]接线脚。
所述的输入匹配电阻部分的RP6的8-5接线脚分别接到所述的主板IDE接口模块部分的H DA1、H DA0、H CS1和H CS0接线脚，所述的输入匹配电阻部分的RP6的1-4接线脚分别接到所述的加密芯片部分的电路U1的MH DA[1]、MH DA[0]、MH CS i[1]和MH CSi[2]接线脚。
所述的输入匹配电阻部分的RP7的8-6接线脚分别接到所述的主板IDE接口模块部分的H INTRQ、H DMARQ、H IORDY接线脚，所述的输入匹配电阻部分的RP7的1-3接线脚分别接到所述的加密芯片部分的电路U1的MHINTRQ、MH DMARQ、MH IORDY接线脚。
所述的电阻R8的一端接到所述的主板IDE接口模块部分的H REST-接线脚，另一端接到所述的加密芯片部分的电路U1的MH RESTi接线脚。
所述的主板IDE接口模块部分的CN1的2、19、22、24、26、30和40接线脚同时接到GND上。
所述的加密硬盘模块部分的电阻R10的一端接到所述的主板IDE接口模块部分的CN1的H CSEL接线脚，其另一端接到所述的加密硬盘模块部分CN2的D CSEL接线脚上。
所述的加密硬盘模块部分的电阻R11的一端接到所述的主板IDE接口模块部分的CN1的H PDIAG-接线脚，其另一端接到所述的加密硬盘模块部分CN2的D PDIAG-接线脚上。
所述的加密硬盘模块部分的电阻R12的一端接到所述的主板IDE接口模块部分的CN1的H DASP-接线脚，其另一端接到所述的加密硬盘模块部分CN2的D DASP-接线脚上。
所述的输出匹配电阻部分RP8的1-4接线脚分别接到所述的加密硬盘模块部分的CN2的D DD0至D DD3接线脚，所述的输出匹配电阻部分RP8的5-8接线脚分别接到所述的加密芯片部分的电路U1的MD DD[3]至MD DD[0]接线脚上。
所述的输出匹配电阻部分RP9的1-4接线脚分别接到所述的加密硬盘模块部分的CN2的D DD4至D DD7接线脚，所述的输出匹配电阻部分RP9的5-8接线脚分别接到所述的加密芯片部分的电路U1的MD DD[7]至MD DD[4]接线脚上。
所述的输出匹配电阻部分RP9的第五接线脚接到所述的电阻R18的一端。所述电阻R18的另一端接到GND-POWER上。
所述的输出匹配电阻部分RP10的1-4接线脚分别接到所述的加密硬盘模块部分的CN2的D DD8至D DD11接线脚，所述的输出匹配电阻部分RP10的5-8接线脚分别接到所述的加密芯片部分的电路U1的MD DD[11]至MD DD[8]接线脚上。
所述的输出匹配电阻部分RP11的1-4接线脚分别接到所述的加密硬盘模块部分的CN2的D DD12至D DD15接线脚，所述的输出匹配电阻部分RP11的5-8接线脚分别接到所述的加密芯片部分的电路U1的MD DD[15]至MD DD[12]接线脚上。
所述的输出匹配电阻部分RP12的8-5接线脚分别接到所述的加密硬盘模块部分的CN2的D CS0-、D CS 1-、D DA0、D DA1接线脚，所述的输出匹配电阻部分RP12的1-4接线脚分别接到所述的加密芯片部分的电路U1的MD CS i[0]、MD CS i[1]、MD DA[0]、MD DA[1]接线脚上。
所述的输出匹配电阻部分RP13的8-6接线脚分别接到所述的加密硬盘模块部分的CN2的D DIOR-、D DIOW-、D DMACK-接线脚，所述的输出匹配电阻部分RP13的1-3接线脚分别接到所述的加密芯片部分的电路U1的MDDIORi、MD DIOWi、MD DMACKi接线脚上。
所述的输出匹配电阻部分RP14的8-6接线脚分别接到所述的加密硬盘模块部分的CN2的D IORDY、D DMARQ、D INTRQ接线脚，所述的输出匹配电阻部分RP14的1-3接线脚分别接到所述的加密芯片部分的电路U1的MDIORDY、MD DMARQ、MD INTRQ接线脚上。
所述的输出匹配电阻部分电阻R13的一端连接所述的加密硬盘模块CN2的D RESET-接线脚，其另一端接到所述的加密芯片部分的电路U1的MDRESETi接线脚。
所述的输出匹配电阻部分电阻R14的一端连接所述的加密硬盘模块CN2的D DA 2接线脚，其另一端接到所述的加密芯片部分的电路U1的MD DA[2]接线脚。
所述的输出匹配电阻部分电阻R15的一端连接所述的加密硬盘模块CN2的D IORDY接线脚，其另一端接VCC。
所述的输出匹配电阻部分电阻R16的一端连接所述的加密硬盘模块CN2的D DMARQ接线脚，其另一端接GND。
所述的输出匹配电阻部分电阻R17的一端连接所述的加密硬盘模块CN2的D INTRQ接线脚，其另一端接GND。
接所述的加密硬盘模块CN2的2、19、22、24、26、30、40接线脚同时接到GND上。
所述的加密芯片部分所述的电阻R1的一端连接所述的电路U1的PH1接线脚，其另一端接VDD3。
所述的加密芯片部分所述的电阻R2的一端连接所述的电路U1的PH2接线脚，其另一端接VDD3。
所述的电压转换模块部分包括电路U2、电容C1和C2。
所述的电路U2第3接线脚连接VCC电源，第1接线脚连接VDD3，第2接线脚接GND。
所述的电容C1的一端连接VCC电源，其另一端接GND。
所述的电容C2的一端连接VDD3，其另一端接GND。
所述的电源滤波电路部分包括并联的电容C5-C20。
所述的电容C5-C20的一端连接VCC电源，其另一端接GND POWER。
所述的时钟源模块部分包括晶振SYS、电阻R3、电容C3和C4。
所述的晶振SYS和电阻R3并联，其一个公共端连接所述的加密芯片部分的电路U1的XIN接线脚和所述的电容C3的一端，其另一个公共端连接所述的加密芯片部分的电路U1的XOUT接线脚和所述的电容C4的一端；所述的电容C3的另一端和所述的电容C4的另一端同时接地。
所述的电子密钥部分包括E-KEY、二极管D1和电阻R4。
所述的E-KEY的第1至6接线脚分别接所述的二极管D1负极、GND POWER以及加密芯片部分的电路U1的SEEPROM-DO、SEEPROM-DI、SEEPROM-SK、SEEPROM-CS接线脚；所述的二极管D的正极通过所述的电阻R4连接VCC。
所述的状态指示模块部分包括电源指示POW-LED、错误指示ERR-LED、读写指示RW-LED以及电阻R5、R6和R7。所述电阻R5的一端接VDD3，所述电阻R5的另一端接所述的RW-LED的正极，所述的RW-LED的负极连接所述的加密硬盘模块的CN2的D DASP-接线脚。所述电阻R6的一端连接所述的加密芯片部分的电路U1的KEY-ERR接线脚，所述电阻R6的另一端接所述的ERR-LED的正极，所述的ERR-LED的负极连接GND-POWER。所述电阻R7的一端接VDD3，所述电阻R7的另一端接所述的POW-LED的正极，所述的POW-LED的负极连接GND-POWER。
所述的工作模式设置模块部分包括JP1、JP2、JP3、JP4和RP15。
所述的JP1、JP2、JP3、JP4的第1接线脚分别连接所述的加密芯片部分的电路U1的DES-ENA、DEV-SEL、CLK-MODE0、CLK-MODE1，并同时分别接到所述的RP15的第8至5接线脚。所述的JP1、JP2、JP3、JP4第2接线脚同时接地。所述的RP15的第1至4接线脚同时接到VDD3上。
所述的RP1-RP4的型号为RP4-33，RP8-RP12的型号为RP4-33，RP5、RP6、RP14的型号为RP4-82，RP7、RP13的型号为RP4-68，RP15的型号为RP4-10K，E-KEY的型号为93C46，JP1-JP4的型号为CON2，CN1-CN2的型号为FKV40SN。
由于本实用新型采用了上述的技术方案，本实用新型采用硬件加密技术，通过电路对硬盘的数据流进行加密，无须软件支持；适用所有具有标准PCI南桥芯片和IDE界面的主机板；传输速率≥1.5Gbps/s，密钥长度≥2112；每一块硬盘只能对应一个密码；对硬盘数据流进行加密，不占用CPU资源，不影响计算机的速度；加密设备出现故障时，不会使硬盘上的数据丢失或损坏；如果硬盘被盗，将硬盘放到其它计算机上没有密钥也不能读出数据。
下面对附图进行说明，其中附图1是本实用新型的电路方框图。
附图2是本实用新型的主板IDE接口模块部分的接线图。
附图3是本实用新型的输入匹配电阻部分的接线图。
附图4本实用新型的加密芯片部分的接线图。
附图5本实用新型的输出匹配电阻部分的接线图。
附图6本实用新型的加密硬盘模块部分的接线图。
附图7本实用新型的电压转换模块部分的接线图。
附图8本实用新型的电源滤波电路部分的接线图。
附图9本实用新型的时钟源模块部分的接线图。
附图10本实用新型的电子密钥部分的接线图。
附图11本实用新型的状态指示模块部分的接线图。
附图12本实用新型的工作模式设置模块部分的接线图。
具体实施方式
以下结合附图和实施例对本实用新型进一步说明，其中附图1是本实用新型的电路方框图。从该图中可以看到所述的数据加密器包括工作模式设置模块、时钟源模块、主板IDE接口模块、输入匹配电阻、输出匹配电阻、电压转换模块和电源滤波电路部分。主要特点在于所述的数据加密器还包括加密芯片、加密硬盘模块、电子密钥和状态指示模块部分。从该图中可以看到其连接关系工作模式设置模块部分接向加密芯片部分，时钟源模块部分接向加密芯片部分。主板IDE接口模块部分和输入匹配电阻部分相互连接，输入匹配电阻部分和加密芯片部分相互连接，加密芯片部分和输出匹配电阻部分相互连接，输出匹配电阻部分和加密硬盘模块部分相互连接。电压转换模块部分接向加密芯片部分。电源滤波电路部分分别与所述的电压转换模块部分和加密芯片部分相互连接。加密芯片部分接向状态指示模块部分。电子密钥部分接向加密芯片部分。
附图2-12给出了本实用新型实施例的具体的电路连接关系。
其中从附图3-6中可以看到所述的输入匹配电阻部分包括RP1、RP2、RP3、RP4、RP5、RP6和RP7，还包括电阻R8和R9。所述的加密芯片部分包括电路U1、电阻R1和电阻R2。所述的输出匹配电阻部分包括RP8、RP9、RP10、RP11、RP12、RP13、RP14以及电阻R13、R14、R15、R16、R17和R18。所述的加密硬盘模块部分包括CN2和电阻R10、R11和R12。
所述的输入匹配电阻部分的RP1的1-4接线脚分别接到所述的主板IDE接口模块部分的H DD0至H DD3接线脚，所述的输入匹配电阻部分的RP1的5-8接线脚分别接到所述的加密芯片部分的电路U1的MH DD[3]至MH DD[0]接线脚。所述的输入匹配电阻部分的RP2的1-4接线脚分别接到所述的主板IDE接口模块部分的H DD4至H DD7接线脚，所述的输入匹配电阻部分的RP2的5-8接线脚分别接到所述的加密芯片部分的电路U1的MH DD[7]至MH DD[4]接线脚。所述的输入匹配电阻部分的RP2的第五接线脚连接所述的电阻R9的一端，所述的电阻R9的另一端接到GND-POWER。所述的输入匹配电阻部分的RP3的1-4接线脚分别接到所述的主板IDE接口模块部分的H DD8至H DD11接线脚，所述的输入匹配电阻部分的RP3的5-8接线脚分别接到所述的加密芯片部分的电路U1的MH DD[11]至MH DD[8]接线脚。所述的输入匹配电阻部分的RP4的1-4接线脚分别接到所述的主板IDE接口模块部分的H DD12至HDD15接线脚，所述的输入匹配电阻部分的RP4的5-8接线脚分别接到所述的加密芯片部分的电路U1的MH DD[15]至MH DD[12]接线脚。所述的输入匹配电阻部分的RP5的8-5接线脚分别接到所述的主板IDE接口模块部分的H DMACK-、H DIOW-、H DIOR和H DA2接线脚，所述的输入匹配电阻部分的RP5的1-4接线脚分别接到所述的加密芯片部分的电路U1的MH DMACKi、MH DIOWi、MH DIORi和MH DA[2]接线脚。所述的输入匹配电阻部分的RP6的8-5接线脚分别接到所述的主板IDE接口模块部分的HDA1、H DA0、H CS1和H CS0接线脚，所述的输入匹配电阻部分的RP6的1-4接线脚分别接到所述的加密芯片部分的电路U1的MH DA[1]、MH DA[0]、MH CSi[1]和MH CSi[2]接线脚。所述的输入匹配电阻部分的RP7的8-6接线脚分别接到所述的主板IDE接口模块部分的H INTRQ、H DMARQ、H IORDY接线脚，所述的输入匹配电阻部分的RP7的1-3接线脚分别接到所述的加密芯片部分的电路U1的MH INTRQ、MH DMARQ、MH IORDY接线脚。所述的电阻R8的一端接到所述的主板IDE接口模块部分的H REST-接线脚，另一端接到所述的加密芯片部分的电路U1的MH RESTi接线脚。
所述的主板IDE接口模块部分的CN1的2、19、22、24、26、30和40接线脚同时接到GND上。
所述的加密硬盘模块部分的电阻R10的一端接到所述的主板IDE接口模块部分的CN1的H CSEL接线脚，其另一端接到所述的加密硬盘模块部分CN2的D CSEL接线脚上。所述的加密硬盘模块部分的电阻R11的一端接到所述的主板IDE接口模块部分的CN1的H PDIAG-接线脚，其另一端接到所述的加密硬盘模块部分CN2的D PDIAG-接线脚上。所述的加密硬盘模块部分的电阻R12的一端接到所述的主板IDE接口模块部分的CN1的H DASP-接线脚，其另一端接到所述的加密硬盘模块部分CN2的D DASP-接线脚上。
所述的输出匹配电阻部分RP8的1-4接线脚分别接到所述的加密硬盘模块部分的CN2的D DD0至D DD3接线脚，所述的输出匹配电阻部分RP8的5-8接线脚分别接到所述的加密芯片部分的电路U1的MD DD[3]至MD DD[0]接线脚上。所述的输出匹配电阻部分RP9的1-4接线脚分别接到所述的加密硬盘模块部分的CN2的D DD4至D DD7接线脚，所述的输出匹配电阻部分RP9的5-8接线脚分别接到所述的加密芯片部分的电路U1的MD DD[7]至MD DD[4]接线脚上。所述的输出匹配电阻部分RP9的第五接线脚接到所述的电阻R18的一端.所述电阻R18的另一端接到GND-POWER上。所述的输出匹配电阻部分RP10的1-4接线脚分别接到所述的加密硬盘模块部分的CN2的D DD8至D DD11接线脚，所述的输出匹配电阻部分RP10的5-8接线脚分别接到所述的加密芯片部分的电路U1的MD DD[11]至MD DD[8]接线脚上。所述的输出匹配电阻部分RP11的1-4接线脚分别接到所述的加密硬盘模块部分的CN2的D DD12至D DD15接线脚，所述的输出匹配电阻部分RP11的5-8接线脚分别接到所述的加密芯片部分的电路U1的MD DD[15]至MD DD[12]接线脚上。所述的输出匹配电阻部分RP12的8-5接线脚分别接到所述的加密硬盘模块部分的CN2的D CS0-、D CS 1-、D DA0、D DA1接线脚，所述的输出匹配电阻部分RP12的1-4接线脚分别接到所述的加密芯片部分的电路U1的MD CSi[0]、MD CSi[1]、MD DA[0]、MD DA[1]接线脚上。所述的输出匹配电阻部分RP13的8-6接线脚分别接到所述的加密硬盘模块部分的CN2的D DIOR-、D DIOW-、D DMACK-接线脚，所述的输出匹配电阻部分RP13的1-3接线脚分别接到所述的加密芯片部分的电路U1的MD DIORi、MD DIOWi、MD DMACKi接线脚上。所述的输出匹配电阻部分RP14的8-6接线脚分别接到所述的加密硬盘模块部分的CN2的D IORDY、D DMARQ、D INTRQ接线脚，所述的输出匹配电阻部分RP 14的1-3接线脚分别接到所述的加密芯片部分的电路U1的MD IORDY、MD DMARQ、MD INTRQ接线脚上。所述的输出匹配电阻部分电阻R13的一端连接所述的加密硬盘模块CN2的D RESET-接线脚，其另一端接到所述的加密芯片部分的电路U1的MD RESETi接线脚。所述的输出匹配电阻部分电阻R14的一端连接所述的加密硬盘模块CN2的D DA 2接线脚，其另一端接到所述的加密芯片部分的电路U1的MD DA[2]接线脚。所述的输出匹配电阻部分电阻R15的一端连接所述的加密硬盘模块CN2的D IORDY接线脚，其另一端接VCC。所述的输出匹配电阻部分电阻R16的一端连接所述的加密硬盘模块CN2的D DMARQ接线脚，其另一端接GND。所述的输出匹配电阻部分电阻R17的一端连接所述的加密硬盘模块CN2的D INTRQ接线脚，其另一端接GND。
接所述的加密硬盘模块CN2的2、19、22、24、26、30、40接线脚同时接到GND上。
所述的加密芯片部分所述的电阻R1的一端连接所述的电路U1的PH1接线脚，其另一端接VDD3。所述的加密芯片部分所述的电阻R2的一端连接所述的电路U1的PH2接线脚，其另一端接VDD3。
所述的电压转换模块部分包括电路U2、电容C1和C2。所述的电路U2第3接线脚连接VCC电源，第1接线脚连接VDD3，第2接线脚接GND。所述的电容C1的一端连接VCC电源，其另一端接GND。所述的电容C2的一端连接VDD3，其另一端接GND。
所述的电源滤波电路部分包括并联的电容C5-C20。所述的电容C5-C20的一端连接VCC电源，其另一端接GND POWER。
所述的时钟源模块部分包括晶振SYS、电阻R3、电容C3和C4。所述的晶振SYS和电阻R3并联，其一个公共端连接所述的加密芯片部分的电路U1的XIN接线脚和所述的电容C3的一端，其另一个公共端连接所述的加密芯片部分的电路U1的XOUT接线脚和所述的电容C4的一端；所述的电容C3的另一端和所述的电容C4的另一端同时接地。
所述的电子密钥部分包括E-KEY、二极管D1和电阻R4。所述的E-KEY的第1至6接线脚分别接所述的二极管D1负极、GND POWER以及加密芯片部分的电路U1的SEEPROM-DO、SEEPROM-DI、SEEPROM-SK、SEEPROM-CS接线脚；所述的二极管D的正极通过所述的电阻R4连接VCC。
所述的状态指示模块部分包括电源指示POW-LED、错误指示ERR-LED、读写指示RW-LED以及电阻R5、R6和R7。所述电阻R5的一端接VDD3，所述电阻R5的另一端接所述的RW-LED的正极，所述的RW-LED的负极连接所述的加密硬盘模块的CN2的D DASP-接线脚。所述电阻R6的一端连接所述的加密芯片部分的电路U1的KEY-ERR接线脚，所述电阻R6的另一端接所述的ERR-LED的正极，所述的ERR-LED的负极连接GND-POWER。所述电阻R7的一端接VDD3，所述电阻R7的另一端接所述的POW-LED的正极，所述的POW-LED的负极连接GND-POWER。
所述的工作模式设置模块部分包括JP1、JP2、JP3、JP4和RP15。所述的JP1、JP2、JP3、JP4的第1接线脚分别连接所述的加密芯片部分的电路U1的DES-ENA、DEV-SEL、CLK-MODE0、CLK-MODE1，并同时分别接到所述的RP15的第8至5接线脚。所述的JP1、JP2、JP3、JP4第2接线脚同时接地。所述的RP15的第1至4接线脚同时接到VDD3上。
所述的RP1-RP4的型号为RP4-33，RP8-RP12的型号为RP4-33，RP5、RP6、RP14的型号为RP4-82，RP7、RP13的型号为RP4-68，RP15的型号为RP4-10K，E-KEY的型号为93C46，JP1-JP4的型号为CON2，CN1-CN2的型号为FKV40SN。
当主板IDE接口模块通过输入匹配电阻将待加密的数据输入到加密芯片内时，通过加密芯片的加密换算，将明文换算成密文的形式，通过输出匹配电阻将密文保存到加密硬盘模块内。在读取数据的时候，向数据加密器发读取指令，读取到的数据经过加密芯片时由原来的密文形式换算成明文形式。所述的电压转换模块是将VCC的电压转换成VDD3的电压，供整个数据加密器使用。所述的电源滤波电路是将转换后的电压进行高频和低频的滤波处理，使其得到稳定的直流电源。电子密钥是存放数据加密器密码的钥匙，它是与数据加密器分离的。状态指示模块是数据加密器的工作指示电路，包括错误指示、电源指示和硬盘读写指示。工作模式设置模块是对数据加密器的工作状态的设置电路，可以进行是否加密设置、主从盘的设置、数据传送模式的设置等。时钟源模块是为加密芯片提供时钟源。在电子密钥里面封装的是一个存储芯片，其内部存放了一组由随机数产生器(Random Generator)所产生出来的密钥，其密钥的长度根据加密芯片的加密等级的不同而不同，本实用新型的密钥长度为2112。在没有对便携式计算机硬盘加密时，主板IDE数据线缆直接接到硬盘的数据端口，可以正常使用。当通过加密装置的时候，从主板出来的IDE数据线缆先接到主板IDE接口模块上，通过输出匹配电阻连接到被加密的硬盘上，也就是说可以把本实用新型当成是一个IDE闸道，资料的写读都是通过它来加解密的。
其加解密的工作原理为当检测到上电Power-on或Reset信号时，加密芯片内部的拦截机(Interceptor)会先判别在加密卡上的设置状态是By Pass，Master或是Slave，这是加密芯片提供的一个通过跳线(Jumper)来选择的功能。当跳线(Jumper)调到By Pass时就是虽然有数据加密器但没有加密的功能，如果跳线(Jumper)调到Master或是Slave时，就是对主硬盘(Master HDD)或从硬盘(Slave HDD)进行加密，可以有用户自行决定。在确定到是主硬盘或是从硬盘的状态时，数据加密器就会对电子密钥(Security Key)发出“密码输送”的要求。当电子密钥接收到来自加密芯片的密码输送要求时，便会将这组密码传送给内部的暂存器再转送给密码运算引擎，由密码运算引擎所具备的DES(Data Encryption Standard)/TDES(Three Data Encryption Standard)演算法根据这组密码演算出加密值，在硬盘做区分时写入到硬盘的第0轨道，当硬盘区分完成时，加密认证功能也随之完成了。以后使用者使用计算机时要把电子密钥插上去才能找到加密硬盘，开完机后便可以将钥匙拔掉。当计算机关掉电源后重新开机即硬开机时，需要再插上钥匙，如果是Windows的“重新开机”或是“退出使用者”再重新登入即软开机时，则不需要重新插上电子密钥。
实验证明，本实用新型结构相对简单，便于制造，工艺稳定，适合普及生产。
权利要求1.一种便携式计算机数据加密器，所述的数据加密器包括工作模式设置模块、时钟源模块、主板IDE接口模块、输入匹配电阻、输出匹配电阻、电压转换模块和电源滤波电路部分；其特征在于所述的数据加密器还包括加密芯片、加密硬盘模块、电子密钥和状态指示模块部分；所述的工作模式设置模块部分接向所述的加密芯片部分，所述的时钟源模块部分接向所述的加密芯片部分；所述的主板IDE接口模块部分和所述的输入匹配电阻部分相互连接，所述的输入匹配电阻部分和所述的加密芯片部分相互连接，所述的加密芯片部分和所述的输出匹配电阻部分相互连接，所述的输出匹配电阻部分和所述的加密硬盘模块部分相互连接；所述的电压转换模块部分接向所述的加密芯片部分；所述的电源滤波电路部分分别与所述的电压转换模块部分、所述的加密芯片部分相互连接；所述的加密芯片部分接向所述的状态指示模块部分；所述的电子密钥部分接向所述的加密芯片部分。
2.根据权利要求1所述的数据加密器，其特征在于所述的输入匹配电阻部分包括RP1、RP2、RP3、RP4、RP5、RP6和RP7，还包括电阻R8和R9；所述的加密芯片部分包括电路U1、电阻R1和电阻R2；所述的输出匹配电阻部分包括RP8、RP9、RP10、RP11、RP12、RP13、RP14以及电阻R13、R14、R15、R16、R17和R18；所述的加密硬盘模块部分包括CN2和电阻R10、R11和R12；所述的输入匹配电阻部分的RP1的1-4接线脚分别接到所述的主板IDE接口模块部分的H DD0至H DD3接线脚，所述的输入匹配电阻部分的RP1的5-8接线脚分别接到所述的加密芯片部分的电路U1的MH DD[3]至MH DD[0]接线脚；所述的输入匹配电阻部分的RP2的1-4接线脚分别接到所述的主板IDE接口模块部分的H DD4至H DD7接线脚，所述的输入匹配电阻部分的RP2的5-8接线脚分别接到所述的加密芯片部分的电路U1的MH DD[7]至MH DD[4]接线脚；所述的输入匹配电阻部分的RP2的第五接线脚连接所述的电阻R9的一端，所述的电阻R9的另一端接到GND-POWER；所述的输入匹配电阻部分的RP3的1-4接线脚分别接到所述的主板IDE接口模块部分的H DD8至H DD11接线脚，所述的输入匹配电阻部分的RP3的5-8接线脚分别接到所述的加密芯片部分的电路U1的MH DD[11]至MH DD[8]接线脚；所述的输入匹配电阻部分的RP4的1-4接线脚分别接到所述的主板IDE接口模块部分的H DD12至H DD15接线脚，所述的输入匹配电阻部分的RP4的5-8接线脚分别接到所述的加密芯片部分的电路U1的MH DD[15]至MH DD[12]接线脚；所述的输入匹配电阻部分的RP5的8-5接线脚分别接到所述的主板IDE接口模块部分的H DMACK-、H DIOW-、H DIOR和H DA2接线脚，所述的输入匹配电阻部分的RP5的1-4接线脚分别接到所述的加密芯片部分的电路U1的MH DMACKi、MH DIOWi、MH DIORi和MH DA[2]接线脚；所述的输入匹配电阻部分的RP6的8-5接线脚分别接到所述的主板IDE接口模块部分的H DA1、H DA0、H CS 1和H CS0接线脚，所述的输入匹配电阻部分的RP6的1-4接线脚分别接到所述的加密芯片部分的电路U1的MHDA[1]、MH DA[0]、MH CSi[1]和MH CSi[2]接线脚；所述的输入匹配电阻部分的RP7的8-6接线脚分别接到所述的主板IDE接口模块部分的H INTRQ、H DMARQ、H IORDY接线脚，所述的输入匹配电阻部分的RP7的1-3接线脚分别接到所述的加密芯片部分的电路U1的MHINTRQ、MH DMARQ、MH IORDY接线脚；所述的电阻R8的一端接到所述的主板IDE接口模块部分的H REST-接线脚，另一端接到所述的加密芯片部分的电路U1的MH RESTi接线脚；所述的主板IDE接口模块部分的CN1的2、19、22、24、26、30和40接线脚同时接到GND上；所述的加密硬盘模块部分的电阻R10的一端接到所述的主板IDE接口模块部分的CN1的H CSEL接线脚，其另一端接到所述的加密硬盘模块部分CN2的D CSEL接线脚上；所述的加密硬盘模块部分的电阻R11的一端接到所述的主板IDE接口模块部分的CN1的H PDIAG-接线脚，其另一端接到所述的加密硬盘模块部分CN2的D PDIAG-接线脚上；所述的加密硬盘模块部分的电阻R12的一端接到所述的主板IDE接口模块部分的CN1的H DASP-接线脚，其另一端接到所述的加密硬盘模块部分CN2的D DASP-接线脚上；所述的输出匹配电阻部分RP8的1-4接线脚分别接到所述的加密硬盘模块部分的CN2的D DD0至D DD3接线脚，所述的输出匹配电阻部分RP8的5-8接线脚分别接到所述的加密芯片部分的电路U1的MD DD[3]至MD DD[0]接线脚上；所述的输出匹配电阻部分RP9的1-4接线脚分别接到所述的加密硬盘模块部分的CN2的D DD4至D DD7接线脚，所述的输出匹配电阻部分RP9的5-8接线脚分别接到所述的加密芯片部分的电路U1的MD DD[7]至MD DD[4]接线脚上；所述的输出匹配电阻部分RP9的第五接线脚接到所述的电阻R18的一端。所述电阻R18的另一端接到GND-POWER上；所述的输出匹配电阻部分RP10的1-4接线脚分别接到所述的加密硬盘模块部分的CN2的D DD8至D DD11接线脚，所述的输出匹配电阻部分RP10的5-8接线脚分别接到所述的加密芯片部分的电路U1的MD DD[11]至MD DD[8]接线脚上；所述的输出匹配电阻部分RP11的1-4接线脚分别接到所述的加密硬盘模块部分的CN2的D DD12至D DD15接线脚，所述的输出匹配电阻部分RP11的5-8接线脚分别接到所述的加密芯片部分的电路U1的MD DD[15]至MD DD[12]接线脚上；所述的输出匹配电阻部分RP12的8-5接线脚分别接到所述的加密硬盘模块部分的CN2的D CS0-、D CS 1-、D DA0、D DA1接线脚，所述的输出匹配电阻部分RP12的1-4接线脚分别接到所述的加密芯片部分的电路U1的MD CSi[0]、MD CSi[1]、MD DA[0]、MD DA[1]接线脚上；所述的输出匹配电阻部分RP13的8-6接线脚分别接到所述的加密硬盘模块部分的CN2的D DIOR-、D DIOW-、D DMACK-接线脚，所述的输出匹配电阻部分RP13的1-3接线脚分别接到所述的加密芯片部分的电路U1的MDDIORi、MD DIOWi、MD DMACKi接线脚上；所述的输出匹配电阻部分RP14的8-6接线脚分别接到所述的加密硬盘模块部分的CN2的D IORDY、D DMARQ、D INTRQ接线脚，所述的输出匹配电阻部分RP14的1-3接线脚分别接到所述的加密芯片部分的电路U1的MDIORDY、MD DMARQ、MD INTRQ接线脚上；所述的输出匹配电阻部分电阻R13的一端连接所述的加密硬盘模块CN2的D RESET-接线脚，其另一端接到所述的加密芯片部分的电路U1的MDRESETi接线脚；所述的输出匹配电阻部分电阻R14的一端连接所述的加密硬盘模块CN2的D DA 2接线脚，其另一端接到所述的加密芯片部分的电路U1的MD DA[2]接线脚；所述的输出匹配电阻部分电阻R15的一端连接所述的加密硬盘模块CN2的D IORDY接线脚，其另一端接VCC；所述的输出匹配电阻部分电阻R16的一端连接所述的加密硬盘模块CN2的D DMARQ接线脚，其另一端接GND；所述的输出匹配电阻部分电阻R17的一端连接所述的加密硬盘模块CN2的D INTRQ接线脚，其另一端接GND；接所述的加密硬盘模块CN2的2、19、22、24、26、30、40接线脚同时接到GND上；所述的加密芯片部分所述的电阻R1的一端连接所述的电路U1的PH1接线脚，其另一端接VDD3；所述的加密芯片部分所述的电阻R2的一端连接所述的电路U1的PH2接线脚，其另一端接VDD3。
3.根据权利要求1所述的数据加密器，其特征在于所述的电压转换模块部分包括电路U2、电容C1和C2；所述的电路U2第3接线脚连接VCC电源，第1接线脚连接VDD3，第2接线脚接GND；所述的电容C1的一端连接VCC电源，其另一端接GND；所述的电容C2的一端连接VDD3，其另一端接GND。
4.根据权利要求1所述的数据加密器，其特征在于所述的电源滤波电路部分包括并联的电容C5-C20；所述的电容C5-C20的一端连接VCC电源，其另一端接GND POWER。
5.根据权利要求1所述的数据加密器，其特征在于所述的时钟源模块部分包括晶振SYS、电阻R3、电容C3和C4；所述的晶振SYS和电阻R3并联，其一个公共端连接所述的加密芯片部分的电路U1的XIN接线脚和所述的电容C3的一端，其另一个公共端连接所述的加密芯片部分的电路U1的XOUT接线脚和所述的电容C4的一端；所述的电容C3的另一端和所述的电容C4的另一端同时接地。
6.根据权利要求1所述的数据加密器，其特征在于所述的电子密钥部分包括E-KEY、二极管D1和电阻R4；所述的E-KEY的第1至6接线脚分别接所述的二极管D1负极、GNDPOWER以及加密芯片部分的电路U1的SEEPROM-DO、SEEPROM-DI、SEEPROM-SK、SEEPROM-CS接线脚；所述的二极管D的正极通过所述的电阻R4连接VCC。
7.根据权利要求1所述的数据加密器，其特征在于所述的状态指示模块部分包括电源指示POW-LED、错误指示ERR-LED、读写指示RW-LED以及电阻R5、R6和R7；所述电阻R5的一端接VDD3，所述电阻R5的另一端接所述的RW-LED的正极，所述的RW-LED的负极连接所述的加密硬盘模块的CN2的D DASP-接线脚；所述电阻R6的一端连接所述的加密芯片部分的电路U1的KEY-ERR接线脚，所述电阻R6的另一端接所述的ERR-LED的正极，所述的ERR-LED的负极连接GND-POWER；所述电阻R7的一端接VDD3，所述电阻R7的另一端接所述的POW-LED的正极，所述的POW-LED的负极连接GND-POWER。
8.根据权利要求1所述的数据加密器，其特征在于所述的工作模式设置模块部分包括JP1、JP2、JP3、JP4和RP15；所述的JP1、JP2、JP 3、JP4的第1接线脚分别连接所述的加密芯片部分的电路U1的DES-ENA、DEV-SEL、CLK-MODE0、CLK-MODE1，并同时分别接到所述的RP15的第8至5接线脚；所述的JP1、JP2、JP3、JP4第2接线脚同时接地；所述的RP15的第1至4接线脚同时接到VDD3上。
9.根据权利要求1所述的数据加密器，其特征在于所述的RP1-RP4的型号为RP4-33；RP8-RP12的型号为RP4-33；RP5、RP6、RP14的型号为RP4-82；RP7、RP13的型号为RP4-68；RP15的型号为RP4-10K；E-KEY的型号为93C46；JP1-JP4的型号为CON2；CN1-CN2的型号为FKV40SN。
专利摘要一种便携式计算机数据加密器，该加密器包括工作模式设置模块、时钟源模块、主板IDE接口模块、输入匹配电阻、输出匹配电阻、电压转换模块和电源滤波电路部分。主要特点是该加密器还包括加密芯片、加密硬盘模块、电子密钥和状态指示模块部分。工作模式设置模块、时钟源模块、电压转换模块和电子密钥分别接向加密芯片部分。主板IDE接口模块通过输入匹配电阻连接加密芯片部分。加密芯片部分通过输出匹配电阻和加密硬盘模块连接。加密芯片接向状态指示模块。电源滤波电路分别连接电压转换模块和加密芯片。实验证明，本实用新型结构相对简单，便于制造，工艺稳定，适合普及生产。
文档编号G06F1/00GK2891083SQ20062000749
公开日2007年4月18日 申请日期2006年3月9日 优先权日2006年3月9日
发明者李大东 申请人:李大东