专利名称：桥接器及电子系统的数据清除方法
技术领域：
本发明有关于一种数据清除方法，特别涉及一种可以避免数据不一致又不会使效能降低的数据清除方法。
背景技术：
许多计算机系统会使用至少两个总线，第一条通常称为内存总线(memory bus)用于中央处理器(central processor)与主存储器(main memory)之间的通讯，且第二条通常为外围设备总线(peripheral bus)用于外围设备(例如图形系统、磁盘驱动器或局域网络)之间的通讯。为了使数据能够于这两个总线之间传输，通常会使用一个桥接器(bridge)将这两个总线连接在一起。
桥接器的主要工作在于使得数据在不降低任一个总线的效能的情况下，从一个总线被传送至另一个总线。为了达到此功能，桥接器必须具有从属元件的能力(slave capacity)与主控元件的能力(master capacity)，使得它可以作为一从属元件接收来自一总线的要求，之后再作为一主控元件于另一个总线上执行适当的总线操作。因此，桥接器必须有能力提供由一总线至另一总线的存取动作。
一般而言，桥接器会将来自系统总线或外围总线上即将被传送的数据暂存(或称为贴入posted)于一数据缓冲器中。暂存数据于桥接器中可通过封包化数据与预取数据来提高系统的效能。然而，当发生同步处理事件(synchronization event)时，若数据还暂存于桥接器中就会产生数据不一致的问题。
发明内容
本发明的目的在于提供一种在接收到数据清理要求之后仍然可以接收处理请求的电子系统的数据清理(flush)方法，以提高电子系统的效能。
本发明提供一种本发明提供一种桥接器，包括一第一主控元件，用以输出一清理要求信号；一缓冲单元，用以暂存数据或指令；以及一清理要求控制电路，用以在接收到上述清理要求信号时，记录所述缓冲单元的写入缓冲指针，并在上述缓冲单元的读取缓冲指针与所记录的写入缓冲指针相同时，输出一清理完成确认信号至上述第一主控元件。
本发明提供一种电子系统的数据清理(flush)方法，包括当接收到来自一第一主控元件的一清理要求信号时，记录一缓冲单元的一写入缓冲指针；比较上述缓冲单元的一读取缓冲指针与所记录的上述写入缓冲指针；以及若上述读取缓冲指针与所记录的上述写入缓冲指针相同，输出一清理完成确认信号至上述第一主控元件。
本发明的从属元件不会因为主控元件发出的清理要求信号中断接收处理要求，而是可以继续将数据及/或指令放入缓冲单元中，使得系统的效能有效提升。
图1为依据本发明一实施例的电子系统的示意图。
图2为本发明一实施例的清理要求控制电路的框图。
图3为本发明另一实施例的清理要求控制电路的框图。
图4为图3所示的清理要求控制电路的电路图。
图5为图4中清理要求控制电路的信号时序图。
图6为图3所示的清理要求控制电路的电路图。
图7为依据本发明另一实施例的电子系统的示意图。
具体实施例方式
通过下面结合示例性地示出一例的附图进行的描述，本发明的上述和其它目的和特点将会变得更加清楚。
图1为依据本发明一实施例的电子系统的示意图。如图所示，电子系统100可实现成一计算机系统，也可以实现成一数字相机、一数字录放机、一消费性电子产品、一移动通讯装置、一可携式电子产品或一机器人，但不限定于此。电子系统100包括一主控元件MA、一从属元件SA、一桥接器10以及一外围设备20。举例而言，主控元件MA可为一中央处理器(CPU)、从属元件SA可为一系统内存或中央处理器中的高速缓存，而外围设备20可为一外围设备互连(peripheral component interface；PCI)设备，但不限定于此。桥接器10包括主控元件MB与MC、从属元件SB与SC以及缓冲单元BF1与BF2，而外围设备20包括主控元件MD与从属元件SD。举例而言，每个缓冲单元BF1与BF2可包含一个或多个先进先出缓冲器(First In First Output；FIFO)。
当主控元件MA要求存取外围设备20的从属元件SD时，从属元件SB会接收来自主控元件MA的处理要求(transactionrequests)并放入(push)缓冲单元BF1中。主控元件MC会执行缓冲单元BF1中从属元件SB所放入的处理要求，使得从属元件SD接受该处理要求。反言之，当外围设备20中的主控元件MD要求存取从属元件SA时，从属元件SC会接收来自主控元件MD的处理要求(transaction requests)并放入(push)缓冲单元BF2中。主控元件MB会执行缓冲单元BF2中从属元件SC所放入的处理要求，使得从属元件SA接受该处理要求。一般而言，由主控元件MA至从属元件SD的处理要求称为下行处理(downstreamtransaction)，而由主控元件MD至从属元件SA的处理要求称为上行处理(upstream transaction)。在某些情况下，在某一方向(上行或下行)的处理要求完成前，另一方向(下行或上行)的处理要求必须要先完成，以便维持处理要求的顺序，以避免数据的一致性发生问题。
举例来说，当外围设备20完成一写入处理要求，并发出一中断信号给主控元件MA(例如CPU)，通知可由从属元件SA(例如系统内存)中读取一笔写入数据。主控元件MA在处理从属元件SA中的该笔写入数据前，会向从属原件SD发出一读取请求，以读取外围设备20的状态数据。主控元件MA发送给从属元件SD的读取请求是一个同步事件，因而桥接器10此时会终止接收主控元件MD发出的处理请求，并清除缓冲单元BF2中的数据以保证数据的一致性。换言之，主控元件MA会先读取从属元件SD的状态，在此处理要求完成前，桥接器10必须确认该笔写入数据已经放入从属元件SA中。从属元件SD读取数据之前或将外围设备20的状态数据回传给主控元件MA之前，桥接器10将会产生一清理(flush)要求信号flush_req给从属元件SC，并等待从属元件SC回复一清理完成确认信号(flush acknowledge)flush_ack表示该笔写入数据已经放入从属元件SA中。
然而，从属元件SC接收到清理要求信号flush_req后，将不会再把数据或指令放入缓冲单元BF2中，即从属元件SC将停止运作，并使外部的主控单元重新发出(retry)处理要求或发出等待状态。清理完成确认信号flush_ack将于缓冲单元BF2中所有处理要求清空后才会发出。由于接收到清理要求信号flush_req时，将会停止接收处理要求，故系统的效能将会降低。
为了提升系统的效能，本发明亦提供其它实施例。图2为本发明中一清理要求控制电路的一实施例。清理要求控制电路12可设置于桥接器10之内，用以接收一清理要求信号flush_req，并于一适当时间后，输出产生一清理完成确认信号flush_ack表示缓冲单元BF2中所有处理要求已清空。举例而言，清理要求控制电路12整合于图1的从属元件SC中，亦可设置于主控单元MC、从属元件SC与缓冲单元BF2之间，但不限定于此。举例而言，每个缓冲单元BF1与BF2可包含一个或多个先进先出缓冲器(First In First Output；FIFO)。
如图2所示，清理要求控制电路12包括一比较单元121、一暂存器122以及一输出单元123。举例而言，当接收到来自主控元件MC的清理要求信号flush_req时，暂存器122会记录缓冲单元BF 2目前的写入缓冲指针(write pointer)wr_ptr。比较单元121将缓冲单元BF2目前的读取缓冲指针(read pointer)rd_ptr与暂存器122所记录的写入缓冲指针wr_ptr进行比较。当缓冲单元BF2目前的读取缓冲指针rd_ptr与暂存器122所记录的写入缓冲指针wr_ptr相同时，则表示在接收到清理要求信号flush_req时缓冲单元BF2中所存储的数据或指令已经被读取，即该写入动作已经完成，比较单元121会输出一比较信号s_equal。
于本实施例中，清理要求控制电路12所接收到的缓冲单元BF2的写入缓冲指针wr_ptr与读取缓冲指针rd_ptr是由缓冲单元BF2所提供。然而，于某些实施例中，清理要求控制电路12所接收到的缓冲单元BF2的写入缓冲指针wr_ptr与读取缓冲指针rd_ptr亦可由从属元件SC所提供，但不限定于此。
于本实施例中，输出单元123由一或门来实现。当输出单元123接收到比较信号s_equal，会输出一清理完成确认信号flush_ack告知主控元件MC缓冲单元BF2中所有处理要求已清空。假设接收到主控元件MC的清理要求信号flush_req时，缓冲单元BF2中就没有任何数据或指令，则缓冲单元BF2则会输出一缓冲单元空信号fifo_empty，使得输出单元123会直接输出清理完成确认信号flush_ack告知主控元件MC缓冲单元BF2中所有处理要求已清空。
因为当缓冲单元BF2目前的读取缓冲指针rd_ptr与暂存器122所记录的写入缓冲指针wr_ptr相同时，表示在接收到清理要求信号flush_req前缓冲单元BF2所存储的数据或指令已经被读取，并且输出单元123会输出清理完成确认信号flush_ack告知主控元件MC。所以，即使接收到主控元件MC发出的清理要求信号flush_req，从属元件SC不必中断接收来自外围设备20中主控元件MD的处理要求，并且继续将数据及/或指令放入(push)缓冲单元BF2中，使得系统的效能将有效提升。
图3为本发明中一清理要求控制电路的另一实施例。如图所示，清理要求控制电路14包括一暂存器141、一比较单元142及一输出单元143。暂存器141包括一清理要求处理单元1410及一缓存单元1411。同样地，清理要求控制电路14可整合于图1的从属元件SC中，亦可设置于主控单元MC、从属元件SC与缓冲单元BF2之间。于本实施例中，在清理要求控制电路14接收到主控元件SC发出的清理要求信号flush_req时，清理要求处理单元1410会依据清理要求信号flush_req与清理完成确认信号flush_ack输出控制信号pending_req与选择信号sel。其中，当清理要求信号flush_req有效且清理完成确认信号flush_ack无效时，控制信号pending_req由初始的无效状态变为有效状态；而当清理完成确认信号flush_ack由无效状态变为有效状态时，控制信号pending_req被清除。于本实施例中，有效状态可为高电平，而无效状态可为低电平，反之亦然。缓存单元1411依据缓冲单元BF2的写入缓冲指针fifo_wptr与选择信号sel输出比较指针cmp_req。当选择信号sel有效时，缓存单元1411将接收的写入缓冲指针fifo_wptr作为比较指针cmp_ptr输出；当选择信号sel变为无效时，缓存单元1411输出的比较指针cmp_ptr保持不变，即当清理要求信号flush_req变为有效时，缓存单元1411会将缓冲单元BF2的写入缓冲指针fifo_wptr记录下来。比较单元142比较所接收的读取缓冲指针fifo_rptr与缓存单元1411记录的写入缓冲指针fifo_wptr是否相同，若相同则输出有效的比较信号s_equal至输出单元143，以说明在接收到flush_req之前缓冲器BF2中所存储的数据均已被写入从属元件SA。输出单元143依据接收的比较信号s_equal、控制信号pending_req与缓冲单元空信号fifo_empty输出清理完成确认信号flush_ack。当比较信号s_equal与控制信号pending_req均有效时，或缓冲单元空信号fifo_empty有效时，输出单元143输出有效的清理完成确认信号flush_ack，以表示缓冲器BF2被清空。由于只有在控制信号pending_req有效的情形下，比较单元142输出的比较信号s_equal才会对输出单元143输出的清理完成确认信号flush_ack产生影响，因而本实施例清理要求控制电路14可以防止在某些特殊情形下输出假的清理完成确认信号flush_ack。
图4为图3所示本发明中一清理要求控制电路的电路图。如图所示，暂存器141的清理要求处理单元1410包括多工器MUXA与MUXB、与门AND1、反相器INV1与INV2以及D型触发器DFA。反相器INV1的输入端接收控制信号pending_req，反相器INV2的输入端接收清理完成确认信号flush_ack。与门AND1依据接收的清理要求信号flush_req、反相器INV1输出的信号与INV2输出的信号产生并输出选择信号sel。多工器MUXA具有两输入端分别耦接至多工器MUXB的输出端以及数据“1”(即高电平)，一输出端耦接至D型触发器DFA，以及一控制端耦接至与门AND1输出的选择信号sel。多工器MUXB具有两输入端分别耦接至D型触发器DFA输出的控制信号pending_req以及数据“0”(即低电平)，一输出端耦接至多工器MUXA，以及一控制端耦接至清理完成确认信号flush_ack。
暂存器141的缓存单元1411包括多工器MUX1～MUXn与D型触发器DF1～DFn。多工器MUX1具有两输入端用以分别耦接至缓冲单元BF2的写入缓冲指针fifo_wptr[1]以及D型触发器DF1的输出端，一输出端耦接至D型触发器DF1的输入端，以及一控制端耦接至清理要求处理单元1410输出的选择信号sel。D型触发器DF1具有输入端耦接至多工器MUX1的输出端，一时钟输入端耦接至一时钟信号CLK1，以及一输出端输出比较指针cmp_ptr至比较单元142与多工器MUX1的输入端。因为D型触发器DF1与多工器MUX1只能锁住一位(bit)的数据，而写入缓冲指针fifo_wptr通常包含有n位(n≥1)，因此本实施的缓存单元1411包含n个D型触发器DF1与n个多工器MUX1以将写入缓冲指针fifo_wptr完整记录下来。
比较单元142具有两输入端用以分别耦接至D型触发器DF1的输出端以及缓冲单元BF2的读取缓冲指针fifo_rptr，以及一输出端输出比较信号s_equal至输出单元143。输出单元143包含一与门AND2与一或门1431。与门AND2具有两输入端分别接收比较单元142输出的信号与暂存器141输出的控制信号pending_req，以及一输出端耦接至或门1431。或门1431具有两输入端分别用以耦接至与门AND2的输出端与一缓冲单元空信号fifo_empty。
清理要求控制电路14的动作参考图5说明如下。当暂存器141接收到来自主控元件MC的清理要求信号flush_req时，清理要求处理单元1410会输出具有高电平的控制信号pending_req。举例而言，由于清理完成确认信号flush_ack与控制信号pending_req的初始状态为低电平(is not asserted)，所以与门AND1输出的选择信号sel会由低电平变成高电平，使得高电平的信号(即数据“1”)会通过多工器MUXA输出至D型触发器DFA，故D型触发器DFA会由低电平变成高电平，即输出信号高电平的pending_req。
同时，缓存单元1411的多工器MUX1～MUXn会根据来自清理要求处理单元1410的选择信号sel，将缓冲单元BF2目前的写入缓冲指针fifo_wptr[n:1](例如图5中的D)输出至D型触发器DF1～DFn，使得D型触发器DF1将目前的写入缓冲指针fifo_wptr[n:1]当作比较指针cmp_ptr[n:1]输出至比较单元142。
由于D型触发器DFA输出的控制信号pending_req变成高电平，所以反相器INV1的输出端会由高电平变成低电平，故与门AND1输出的选择信号sel会由高电平变成低电平。由于D型触发器DFA的输入端会通过多工器MUXA与MUXB耦接至其输出端，使得D型触发器DF1输出的控制信号pending_req会维持在高电平。再者，D型触发器DF1～DFn的输入端亦会通过多工器MUX1～MUXn耦接至其输出端，使得缓冲单元BF2目前的写入缓冲指针fifo_wptr[n:1]，即比较指针cmp_ptr[n:1]会被暂存(记录)下来。举例而言，D型触发器DF1～DFn与多工器MUX1～MUXn构成一暂存器，用以记录缓冲单元BF2目前的写入缓冲指针fifo_wptr[n:1]，作为比较指针cmp_ptr[n:1]。
当缓冲单元BF2目前的读取缓冲指针fifo_rptr[n:1]与所暂存的写入缓冲指针fifo_wptr[n:1]相同时，则表示在接收到清理要求信号flush_req前所写入的数据或指令已经被读取，故比较单元142的输出端会由低电平变成高电平。由于控制信号pending_req与比较单元142的输出端此时皆为高电平，所以与门AND2的输出端会由低电平变成高电平，致使或门1431的输出端由低电平变成高电平，即输出清理完成确认信号flush_ack。
清理完成确认信号flush_ack变成高电平之后，控制信号pending_req会被清除，即由高电平变为低电平。具体来说，当清理完成确认信号flush_ack变为高电平后，数据“0”会通过多工器MUXB与MUXA输出至D型触发器DFA，使得D型触发器DFA输出的控制信号pending_req由高电平变成低电平。在控制信号pending_req变为低电平后，与门AND2输出的信号变为低电平，使得或门1431输出的清理完成确认信号flush_ack被清除。
假设接收到主控元件MC的清理要求信号flush_req时，缓冲单元BF2中就没有任何数据或指令，则缓冲单元BF2会致能缓冲单元空信号fifo_empty，使得输出单元143致能清理完成确认信号flush_ack，告知主控元件MC缓冲单元BF2中所有处理要求已清空。
由于清理要求控制电路14会在接收到清理要求信号flush_req前所写入的数据或指令已经被读取时，输出清理完成确认信号flush_ack告知主控元件MC，所以从属元件SC即使接收到的清理要求信号flush_req，也可以不必中断接收来自外围设备20的处理要求，并且继续将数据及/或指令放入(push)缓冲单元BF2中。因此，系统的效能将有效提升。
图6为图3所示本发明另一实施例的清理要求控制电路的电路图。如图所示，清理要求控制电路14’与图4所示的清理要求控制电路14相类似，本实施例的清理控制14’也包括一暂存器141’、一比较单元142及一输出单元143。暂存器141’包括一清理要求处理单元1410’及一缓存单元1411。在清理要求控制电路14接收到主控元件SC发出的清理要求信号flush_req时，清理要求处理单元1410’会依据清理要求信号flush_req与清理完成确认信号flush_ack输出控制信号pending_req与选择信号sel。缓存单元1411依据选择信号sel记录缓冲单元BF2的写入缓冲指针fifo_wptr[1:n]并通过比较指针cmp_req输出给比较单元142。比较单元142比较接收的读取缓冲指针fifo_rptr[n:1]与缓存单元1411记录的写入缓冲指针fifo_wptr[n:1]是否相同，以判断在接收到flush_req之前缓冲器BF2中所存储的数据是否已被清空。输出单元143依据接收的比较信号s_equal、控制信号pending_req与缓冲单元空信号fifo_empty输出清理完成确认信号flush_ack。
其中，清理要求处理单元1410’包括多工器MUXA与MUXB、与门AND1、反相器INV1以及D型触发器DFA。与门AND1依据接收的清理要求信号flush_req以及经反相器INV1反相后的控制信号pending_req产生并输出选择信号sel。多工器MUXB依据控制信号pending_req选择输出低电平或控制信号pending_req。多工器MUXA依据选择信号sel选择输出高电平或多工器MUXB的输出信号。显然，当清理要求信号flush_req有效而控制信号pending_req无效时，与门AND1输出的选择信号sel为有效状态，以使缓存单元1411接收并输出缓冲单元BF2的写入缓冲指针fifo_wptr[n:1]。当选择信号sel有效时，控制信号pending_req变为有效状态。当清理要求信号flush-req与控制信号pending_req均有效时，与门AND1输出的选择信号sel变为无效状态，以使缓存单元1411将接收的写入缓冲指针fifo_wptr[n:1]记录下来。当缓冲单元BF2为空时，输出单元143依据暂存器空信号fifo_empty直接输出有效的清理完成确认信号flush_ack。然而，由于本实施例中选择信号sel的状态不受清理完成确认信号flush_ack的影响，清理要求处理单元1410会输出有效的选择信号sel，使得缓存单元1411进行不必要的操作。为防止这种情形发生，可通过主控元件MC设定当清理完成确认信号flush_ack有效时，使清理要求信号flush_req处于无效状态。
图7为本发明的电子系统的另一实施例。如图所示，电子系统100”相似于图1中所示的电子系统100，差别在于桥接器10的从属元件SC中增设了图2所示的清理要求控制电路12、图4所示的清理要求控制电路14或图6所示的清理要求控制电路14’。
当外围设备20完成一写入处理要求，并发出一中断信号给主控元件MA(例如CPU)，通知可于从属元件SA(例如系统内存)中读取一笔写入数据。在处理从属元件SA中的该笔写入数据前，主控元件MA将会检查外围设备20的状态。换言之，主控元件MA会读取从属元件SD的状态，在此处理要求完成前，桥接器10必须确认该笔写入数据已经放入从属元件SA中。从属元件SD读取数据之前或将读取的数据回传给主控元件MA之前，桥接器10将会产生一清理(flush)要求flush_req给从属元件SC，并等待从属元件SC回复一清理完成确认信号(flushacknowledge)flush_ack表示该笔写入数据已经放入从属元件SA中。
当主控元件MC发出清理要求信号flush_req时，桥接器10中的清理要求控制电路12或14会暂存(记录)缓冲单元BF2目前的写入缓冲指针rd_ptr[n:1](或fifo_wptr[n:1])，并当缓冲单元BF2目前的读取缓冲指针rd_ptr[n:1](或fifo_rptr[n:1])与暂存器122所记录的写入缓冲指针wr_ptr[n:1](或fifo_wptr[n:1])相同时，输出清理完成确认信号flush_ack告知主控元件MC表示在接收到清理要求信号flush_req前所写入的数据或指令已经被读取。所以，从属元件SC不会因为主控元件MC发出的清理要求信号flush_req，中断接收来自外围设备20中主控元件MD的处理要求，可以继续将数据及/或指令放入(push)缓冲单元BF2中，使得系统的效能将有效提升。在某些实施例中，清理要求控制电路12、14或14’亦可以设置于SB与SD中，但不限定于此。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
权利要求
1.一种桥接器，其特征在于，所述桥接器包括一第一主控元件，用以输出一清理要求信号；一缓冲单元，用以暂存数据或指令；以及一清理要求控制电路，用以在接收到上述清理要求信号时，记录所述缓冲单元的写入缓冲指针，并在上述缓冲单元的读取缓冲指针与所记录的写入缓冲指针相同时，输出一清理完成确认信号至上述第一主控元件。
2.根据权利要求1所述的桥接器，其特征在于，更包括一从属元件用以将上述数据或指令放入上述缓冲单元中，且上述从属元件在上述清理要求控制电路接收到上述清理要求信号之后，接收来自外围设备中的一第二主控元件的处理要求，并放入对应的数据或指令至上述缓冲单元中。
3.根据权利要求1所述的桥接器，其特征在于，上述清理要求控制电路包括一暂存器，根据该清理要求信号记录所述缓冲单元的写入缓冲指针，并将该写入缓冲指针作为一比较指针输出；一比较单元，比较该比较指针与该缓冲单元的读取缓冲指针是否相同，以判断所述缓冲单元是否已被清空；以及一输出单元，依据所述比较单元的比较结果输出上述清理完成确认信号。
4.根据权利要求3所述的桥接器，其特征在于，上述清理要求控制电路的上述暂存器于接收到上述清理要求信号时，产生一控制信号，所述输出单元根据上述控制信号与所述比较单元输出的比较信号输出上述清理完成确认信号至上述第一主控元件。
5.根据权利要求4所述的桥接器，其特征在于，上述清理要求控制电路的上述暂存器还接收该清理完成确认信号，并依据该清理完成确认信号与该清理要求信号，输出所述控制信号至所述输出单元。
6.根据权利要求4所述的桥接器，其特征在于，上述清理要求控制电路于输出上述清理完成确认信号后，清除上述控制信号。
7.根据权利要求4所述的桥接器，其特征在于，上述清理要求控制电路的上述暂存器包括一清理要求处理单元，依据该清理要求信号与该控制信号输出一选择信号；一缓存单元，依据该选择信号记录所述缓冲单元的写入缓冲指针；以及其中，若清理要求处理单元接收的该控制信号无效且该清理要求信号有效，使输出的该选择信号处于有效状态，以使所述缓存单元接收所述缓冲单元的写入缓冲指针。
8.根据权利要求7所述的桥接器，其特征在于，若所述清理要求处理单元接收的该控制信号有效，则使输出的所述选择信号处于无效状态，以使所述缓存单元记录所述缓冲单元的写入缓冲指针。
9.一种电子系统的数据清理方法，其特征在于，包括当接收到来自一第一主控元件的一清理要求信号时，记录一缓冲单元的一写入缓冲指针；比较上述缓冲单元的一读取缓冲指针与所记录的上述写入缓冲指针；以及若上述读取缓冲指针与所记录的上述写入缓冲指针相同，输出一清理完成确认信号至上述第一主控元件。
10.根据权利要求9所述的电子系统的数据清除方法，其特征在于，更包括于收到上述清理要求信号之后，接收处理要求，并放入对应的数据或指令至上述缓冲单元中。
11.根据权利要求9所述的电子系统的数据清除方法，其特征在于，更包括于接收到上述清理要求信号时产生一控制信号，于上述读取缓冲指针与所记录的上述写入缓冲指针相同时产生一比较信号，并根据上述控制信号与比较信号输出上述清理完成确认信号。
12.根据权利要求11所述的电子系统的数据清除方法，其特征在于，更包括输出上述清理完成确认信号后，清除上述控制信号。
13.根据权利要求11所述的电子系统的数据清除方法，其特征在于，更包括依据该清理要求信号与该控制信号输出一选择信号；以及依据该选择信号记录所述缓冲单元的写入缓冲指针。
全文摘要
本发明提供一种桥接器及电子系统的数据清除方法，特别涉及一种桥接器，包括一第一主控元件，用以输出一清理要求信号；一缓冲单元，用以暂存数据或指令；以及一清理要求控制电路，用以在接收到上述清理要求信号时，记录所述缓冲单元的写入缓冲指针，并在上述缓冲单元的读取缓冲指针与所记录的写入缓冲指针相同时，输出一清理完成确认信号至上述第一主控元件。本发明的从属元件不会因为主控元件发出的清理要求信号中断接收处理要求，而是可以继续将数据及/或指令放入缓冲单元中，使得系统的效能有效提升。
文档编号G06F13/40GK101079020SQ200710143710
公开日2007年11月28日 申请日期2007年7月30日 优先权日2007年7月30日
发明者范靖, 徐晓画 申请人:威盛电子股份有限公司