专利名称：双倍数据速率系统的制作方法
技术领域：
本发明大体上涉及存储器接口电路，且更特定来说，涉及用于双倍数据速率存储器 应用的可扩展时序电路。
背景技术：
存储器接口电路一般可包括仲裁电路、专用电路和物理层接口电路。 一般通过与存 储器分离的异步集成电路(ASIC)提供此电路。仲裁电路一般执行与使用实施专用总线 协议存取系统总线相关的功能，以及另外在适当时格式化所传输和所接收的数据和指 令。专用电路一般包括用于产生存储器存取命令的控制电路和用于一般控制与存储器的 交互的电路。物理(PHY)电路将信号从ASIC传输到存储器，并从存储器接收信号。
举例来说，用于与双倍数据速率(DDR)存储器介接的PHY电路的设计可为困难 的。DDR存储器一般在高时钟转变和低时钟转变两者上传递数据，进而有效地提供有效 时钟速率的加倍。因此，与DDR存储器介接的PHY电路也必须一般能够以其它电路的 时钟速率的有效加倍来处理数据。另外，DDR存储器还需要使用双向数据选通信号 (DQS)，其时序可能在读取操作期间与时钟信号有90度相位差以及在写入操作期间边 缘对准，且DDR存储器还一般对提供到存储器以及从存储器提供的信号强加严厉的时 序约束。
此外，许多因素可不利地影响时钟和信号时序。举例来说，由于信号路由的长度、 信号路径的电容和电感的变化、来自附近信号路径上的信号的串扰或其它噪声两者，提 供给ASIC的端口的时钟信号的时序可由于路由相依传播延迟而被歪斜，电源电压变化 和电源相关噪声(尤其在与使用高开关频率的电路一起使用时)也可能不利地影响时钟 产生或再现电路。通过电源域内或跨越电源域的电压梯度(尤其为较大尺寸的域)且在 跨越电源域的转变处提供多个电源域(其可能需要用于模拟电路和数字电路)也可能不 当地影响时钟和时序。
而且，时序相关问题的解析(无论是数据眼的失真还是时钟歪斜)可能较困难。确 保电路设计满足适当的时序预算可常为耗时的过程，对于每一设计常需要使用熟练人员 和复杂的分析。此外，常常在一电路设计确实满足适当的时序预算和其它约束时，所述 设计仅对特定电路有效，且在不重新设计和进行伴随的耗时的预算重新验证的情况下，无法扩展所述电路以用于与额外存储器一起使用。
发明内容
本发明提供用于与例如存储器相关电路一起使用的设计和电路。在一个方面中，本 发明提供一种集成电路，其包括相位锁定环(PLL)，其经配置以基于参考信号产生至
少一个时钟信号；延迟锁定环(DLL),其经配置以接收时钟信号的表示，并确定对应 于指定相位偏移的延迟元件的数目；用以产生指示延迟元件的所述数目的信号的电路； 以及另一DLL，其经配置以基于时钟信号的表示和指示延迟元件的所述数目的信号的表 示而产生偏移时钟信号。在本发明的另一方面中，所述PLL是金属可编程的，以用于产 生关于不同频率的时钟信号。在本发明的另一方面中，所述DLL和所述另一DLL每一 者均具有延迟元件的延迟链，且用于所述另一 DLL的延迟链的延迟元件与所述DLL的 延迟链的延迟元件具有已知的延迟关系。在本发明的另一方面中，所述DLL具有相关 联的电压调节电路，所述DLL的所述相关联的电压调节电路向所述DLL的所述延迟链 提供经调节的电压，所述另一DLL具有相关联的电压调节电路，所述另一DLL的所述 相关联的电压调节电路接收提供给所述DLL的所述延迟链的经调节电压的指示，并基 于提供给所述DLL的所述延迟链的经调节电压的所述指示而将经调节电压提供给所述 另一DLL的所述延迟链。在另一方面中，两个DLL均为金属可编程的，以提供用于特 定数据速率的最佳解析； 一组金属可配置接口IO，其以集成逻辑来具体界定以允许数据 速率转换、时钟再同步以及相位偏移和负载平衡。在另一方面中，本发明提供一架构的 物理实施方案，所述架构通过构造方法而提供校正，其中所述架构界定至少一可扩展 时钟分配机制，其提供指示分配给多个金属可配置数字锁定环(DLL)的指定相位偏移 的信号，所述DLL接近集成电路的一个或一个以上输入输出垫；以及功率调节机制， 其提供分配给所述DLL的功率控制信号。
通过审阅本揭示内容，更全面地理解本发明的这些和其它方面。
图1是存储器以及存储器控制和接口电路的框图。 图2是存储器接口电路的部分的框图。
图3是用于与双倍数据速率存储器电路介接的输入/输出块的部分的框图。
图4是用于与双倍数据速率存储器电路介接的输入/输出块的部分的另一框图。
图5说明提供存储器控制和接口电路的ASIC的框布局。
图6是根据本发明的方面的单端和双端输入/输出电路的框图。图7是根据本发明的方面的功率分配系统的框图。
具体实施例方式
图l是存储器lll和存储器控制器的框图。所述存储器保持信息。系统通过所述存 储器控制器存取所述存储器以用于读取和/或写入。在图1中与物理层(PHY) 117、应 用层U5和仲裁层113—起展示存储器控制器。仲裁层一般包括端口仲裁逻辑、用于外 部总线格式的数据格式化逻辑，和用于其它功能的逻辑。如所说明，仲裁层在概念上展 示为连接到总线119。应用层产生特定存储器所使用的协议专用的控制信息。
PHY将信号传输到存储器，且从存储器接收信号。所述信号一般包括将写入到存储 器的数据信号、从存储器读取的数据信号、提供给存储器的差分时钟信号，和双向数据 选通(DQS)信号。由PHY在与差分时钟信号同相的数据写入上且由存储器在与差分 时钟信号有90度相位差的数据读取上提供DQS信号。
在操作中，仲裁层接收从外部组件经由总线提供的对将要写入到存储器或从存储器 读取的数据的请求。仲裁层将请求提供给应用层，应用层处理所述请求以产生特定存储 器实施方案所需要的控制信号。PHY将用于所请求操作的适当信号提供给存储器。对于 数据读取来说，PHY还从存储器接收数据，且将用于进一步处理和格式化的数据提供给 应用层。应用层将按需要被格式化的数据提供给仲裁层。仲裁层存取总线并将数据提供 给外部组件。
图2是展示PHY的部分的框图。相位锁定环(PLL) 211产生多个相位偏移时钟信 号。将相位偏移时钟信号提供给多个I/0逻辑块215a-c，所述多个I/0逻辑块215a-c与 存储器元件(未图示)介接。优选的是，I/O逻辑块物理上实施在ASIC的I/O垫中或接 近所述I/0垫而实施。还将相位偏移时钟信号中的一者提供给主要DLL213。在图2的 实施例中，PLL提供四个相位偏移时钟信号，其中每一时钟信号与邻近的时钟信号具有 卯度的间隔。然而，在其它实施例中，不同数目的时钟信号具备不同的相位间隔。举例 来说，在一些实施例中，提供八个相位偏移时钟信号，其中在邻近的时钟信号之间具有 45度的相位间隔。
PLL包括(例如)具有一比较器、 一环滤波器、 一振荡器以及通常一分频器的环。 所述比较器经配置以从分频器接收参考时钟信号和反馈时钟信号，其中所述分频器用于 允许较低频率参考时钟信号的频率相乘。所述比较器向所述环滤波器提供相位差的指 示，其中所述环滤波器的输出向振荡器提供向上/向下信号。可被实施为环形振荡器或其 它结构的振荡器提供多个相位偏移时钟信号。将环形振荡器的实施例用作实例，可通过在环形振荡器的不同元件之间采用分接头而提供相位偏移时钟信号中的每一者。
PLL优选为金属可编程的，以用于不同的操作范围。在一些实施例中，不同数目的 振荡器元件依据金属编程而耦合在一起，其中在分接头之间可能具有不同数目的振荡器 元件。举例来说，较高频率时钟信号可能在分接头之间需要减小数目的振荡器元件，以 及潜在地使用不同数目的振荡器元件来用于合适操作。使用金属可编程PLL允许针对不 同的操作频率重新使用单一基本PLL设计。
主要延迟锁定环(DLL) 213接收相位偏移时钟信号中的至少一者(图2仅展示一 个相位偏移时钟信号)。主要DLL包括数字延迟链。所述延迟链可包括(例如)128个 延迟元件。主要DLL使用延迟链来确定指示卯度相位偏移的代码。 一般来说，所述代 码指示主要DLL所接收的时钟信号必须通过以具有90度相位偏移的延迟元件的数目。 在一些实施例中，所述代码是七位代码。在不同的实施例中，代码中的位的数目可能不 同，其例如取决于延迟链中的延迟元件的数目，或产生时钟信号中的90度相位偏移所 需的延迟元件的最大数目。
在一些实施例中，主要DLL包括具有不同延迟的金属可编程延迟元件。使用具有 不同延迟的延迟元件使得能够增加电路的适应性和可扩展性。举例来说，提供相对小的 延迟的延迟元件可能更适合于与较高频率的时钟信号一起使用，从而提供时钟周期的更 大划分粒度。类似地，提供相对较大延迟的延迟元件可能更适合于与较低频率的时钟信 号一起使用，以便允许使90度的相位偏移位于含128个延迟元件的链内。因此，依据 预期的时钟速度，不同的延迟链可经金属编程以供用于给出时钟循环的大体类似的划分 粒度。
将指示相位偏移的代码提供给I/0逻辑块中的每一者。如上文所提及，还将相位偏 移时钟信号提供给I/O逻辑块中的每一者。每一 I/O逻辑块传输用于对应存储器的信息 并从所述存储器接收信息。
图3是样本I/0逻辑块的框图。1/0逻辑块包括选通/DLL块313、时钟接口块315、 DQ接口块317,和命令接口块319。时钟接口块接收不同的时钟信号，例如相对于图1 而论述的由PLL提供的时钟信号中的两者，其中时钟信号彼此有180度的相位差。时钟 接口块将时钟信号提供给存储器。命令接口将命令、地址和掩码数据提供给存储器，其 中命令、地址和掩码数据被计时到由时钟接口块提供的时钟信号。DQ块在DQ总线上 发出并吸收双向数据，其中DQ块在数据写入上将数据发出到存储器，且在数据读取上 吸收来自存储器的数据。
选通/DLL块产生并接收存储器选通信号。存储器选通信号是双向的，其中由存储器在读取操作上产生选通信号，且由选通/DLL块在写入操作上产生选通信号。对于读 取操作，选通信号与读取数据边缘对准。对于写入操作，选通信号与所述数据眼对准， 或有90度相位偏移。因此，选通/DLL块包括用于产生90度相位偏移的DLL。
选通/DLL块的DLL从PLL接收相位偏移时钟信号。选通/DLL块的DLL还从主要 DLL接收指示90度相位偏移的代码。选通/DLL块的DLL使用所述代码来产生具有90 度相位偏移的选通信号。出于方便起见，选通/DLL块的DLL可被称为从属DLL,因为 所述DLL的操作是基于主要DLL的操作。
在大多数实施例中，所述从属DLL包括等同于所述主要DLL的数字延迟链的数字 延迟链。因此，如果主要DLL包括128个延迟元件的延迟链，其每一者具有一指定延 迟，那么从属DLL也包括具有所述指定延迟的128个延迟元件的延迟链。然而，在一 些实施例中，延迟链可具有更多或更少的延迟元件，或所述延迟元件可仅具有与主要 DLL的延迟元件具有已知关系的延迟。然而，优选的是，从属DLL的延迟链等同于主 要DLL的延迟链。等同的延迟链提供的益处在于，过程、温度或其它变化可能以相同 方式影响等同的延迟链，从而增加主要DLL确定90度相位偏移将也导致在施加到从属 DLL时的卯度相位偏移的可能性。
前进到图6，图6展示用于信号端选通的选通/DLL块以及用于差分选通的选通/DLL 块的一实施例。单端选通块包括用于发出和吸收选通(DQS)信号的选通垫613。从属 DLL被展示为邻近于选通垫613，且优选从属DLL物理上邻近于选通垫，以减小(例如) 路由相关时序问题，例如减小或消除可能影响时序预算的潜在延迟。从属DLL包括如 上文所论述的数字延迟链，且接收指示将用于产生90度相位偏移时钟信号以用于与写 入操作一起使用的延迟元件的数目的信号。从属DLL还接收(例如，例如由上文所论 述的PLL提供的)相位偏移时钟信号。
差分选通包括两个从属DLL 615a、 b以及差分选通垫。从属DLL在图6中被展示 为在差分选通垫的任一侧上邻近，且在物理实施方案中还优选被放置成邻近于差分选通 垫，且可能位于差分选通垫的相对侧。单一从属DLL可用于产生差分选通信号，且在 一些实施例中，单一从属DLL与差分选通垫一起使用。然而，使用多个从属DLL提供 的益处在于，可使用具有相似或相同设计的从属DLL,而不会承受与增加的电流发出或 功率使用要求相关的可能问题，以及伴随的验证和时序解析问题。
返回到图4，图4是另一I/0逻辑块的框图。所述另一 I/O逻辑块包括邻近于命令 接口块417的时钟接口块415。选通/DLL块411a、 b和对应的DQ接口块413a、 b分别 位于时钟接口块和命令接口块的任一侧。因此，选通/DLL块每一者均邻近于DQ接口块。
10命令接口块将地址和命令信号提供给存储器(未图示)。DQ接口块一般经由DQ总线将 数据传输到存储器并从存储器接收数据。选通/DLL块将选通(DQS)信号传输到存储 器并从存储器接收选通(DQS)信号。将选通/DLL块放置成邻近于DQ接口块允许对 DQS和数据信号的更严厉的时序控制。
图5说明根据本发明的方面的集成电路的布局。集成电路包括仲裁层电路和应用层 电路。如所说明，仲裁层电路和应用层电路被锁定在大致接近集成电路的裸片的中心处。 一般来说，时序和路由问题对于这些电路元件来说具有减小的重要性，且在裸片上的位 置并不像其可能对于其它电路元件那么关键。集成电路还包括PLL电路。PLL电路产生 多个相位偏移时钟信号。将相位偏移时钟信号中的一者提供给主要DLL。主要DLL被 展示为位于裸片的与PLL相对的侧上。在一些实施例中，主要DLL可为如先前所描述 的主要DLL。主要DLL产生呈代码形式的信号，其指示将用于产生与由PLL提供的时 钟信号具有90度相位偏移的时钟信号的延迟元件的数目。
多个I/O逻辑块围绕集成电路的外围而定位。1/0逻辑块优选与集成电路的I/O垫共 同定位。1/0逻辑块接收来自应用层的命令信息、来自PLL的相位偏移信号，以及来自 主要DLL的指示将用于形成具有90度偏移的另一时钟信号的延迟元件的数目的信号。
电源变化也可不利地影响时序控制。因此，在一些实施例中，主要DLL包括电压 调节器。优选的是，所述电压调节器包括低通滤波器。在一些实施例中，用于低通滤波 器的截止频率在lMHz与2MHz之间。另外，在大多数实施例中，每一从属DLL也包 括电压调节器。优选的是，每一从属DLL中的电压调节器是从属电压调节器，因为从 属DLL中的电压调节是基于由主要DLL提供的电压设置信号。
如图7中所示，主要DLL 711发出Vreg信号和Vm信号。将所述Vreg和Vm信号 提供给多个从属DLL717a、 b。 Vreg信号将经调节功率提供给从属DLL。 Vm信号提供 电压参考信号以供从属DLL中的从属电压调节器使用。优选的是，从属电压调节器为 每一从属DLL中的延迟链提供功率，其中由单独的Vdd信号给控制和其它解码逻辑供 电，进而减少影响每一从属DLL中的延迟链的操作以及(尤其为)时序的噪声。而且， 基于提供给主要DLL中的延迟链的功率来调节每一从属DLL中的延迟链的功率减小了 穿过延迟链的潜在时序变化。此允许增加具有自含式从属调节的库的数目，而不会影响 整体功率分配。而且，优选的是，连接所有从属和主要调节器的Vreg和Vm以減小或消 除DLL之间的可能的供应梯度，并减小噪声频谱差异。
因此，所述时序关系在每一块内为自含式的，且本文所描述的架构是可扩展的，且 在一些实施例中，扩展到更广的总线配置，而不会显著影响顶级时钟分配设计。而且，通过提供具有自含式时序预算的分级构造的系统，改进了整个系统的验证和确认的简易 性。实际上，在一些实施例中，例如在具体描述的实施例中，所述架构和物理实施方案 通过构造方法提供校正。
虽然已相对于某些实施例描述了本发明的方面，应认识到，本发明包括权利要求书， 且存在本发明所支持的非实质变化。
权利要求
1.一种集成电路，其包含相位锁定环(PLL)，其经配置以基于参考信号产生至少一个时钟信号；延迟锁定环(DLL)，其经配置以接收所述时钟信号的表示，并确定若干延迟元件对应于所指定相位的偏移；用以产生指示延迟元件的所述数目的信号的电路；另一DLL，其经配置以基于所述时钟信号的表示和指示延迟元件的所述数目的所述信号的表示而产生偏移时钟信号。
2. 根据权利要求1所述的集成电路，其中所述PLL经配置以产生多个时钟信号，所 述至少一个时钟信号是所述多个时钟信号中的一者。
3. 根据权利要求2所述的集成电路，其中所述PLL是金属可编程的，以用于产生关 于不同频率的时钟信号。
4. 根据权利要求2所述的集成电路，其中所述DLL和所述另一DLL每一者均具有延 迟元件的延迟链，且用于所述另一 DLL的所述延迟链的所述延迟元件与所述DLL 的所述延迟链的所述延迟元件具有已知的延迟关系。
5. 根据权利要求2所述的集成电路，其中所述DLL和所述另一DLL每一者均具有延 迟元件的延迟链，且所述DLL的所述延迟链和所述另一 DLL的所述延迟链是相同 的。
6. 根据权利要求4所述的集成电路，其中所述DLL具有相关联的电压调节电路，所 述DLL的相关联的电压调节电路将经调节的电压提供给所述DLL的所述延迟链。
7. 根据权利要求6所述的集成电路，其中所述另一DLL具有相关联的电压调节电路， 所述另一 DLL的所述相关联的电压调节电路接收提供给所述DLL的所述延迟链的 经调节的电压的指示，并基于提供给所述DLL的所述延迟链的经调节的电压的所 述指示，而将经调节的电压提供给所述另一DLL的所述延迟链。
8. 根据权利要求7所述的集成电路，其中所述DLL包含主要DLL,且所述另一DLL 包含从属DLL。
9. 根据权利要求8所述的集成电路，其进一步包含多个从属DLL，所述从属DLL是 所述多个从属DLL中的一者。
10. 根据权利要求9所述的集成电路，其中所述从属DLL被配置成接近所述集成电路 的I/O垫。
11. 根据权利要求IO所述的集成电路，其中所述从属DLL被配置成所述集成电路的所 述I/0垫的一部分。
12. 根据权利要求IO所述的集成电路，其进一步包含仲裁层电路、应用层电路和存储 器接口电路。
13. 根据权利要求12所述的集成电路，其中所述从属DLL是所述存储器接口电路的一部分。
14. 根据权利要求13所述的集成电路，其中所述存储器接口电路包括多个选通垫，所 述选通垫中的每一者为存储器提供至少一个选通信号。 -
15. 根据权利要求14所述的集成电路，其中每一选通垫具有至少一个相关联的从属 DLL。
16. 根据权利要求15所述的集成电路，其中每一选通垫具有用于由所述选通垫提供的 每一选通信号的一相关联的从属DLL。
17. 根据权利要求16所述的集成电路，其中所述存储器接口电路进一步包括多个数据 库接口电路，其中每一选通垫具有一相关联的数据库电路。
18. 根据权利要求1所述的集成电路，其中所述偏移时钟信号与所述时钟信号的所述表 示具有90度的相位偏移。
19. 一种包括集成电路的裸片，其包含多个I/0垫，其在所述裸片上并围绕所述裸片的外围；多个从属数字锁定环(DLL)，其在所述裸片上并接近至少一些所述I/O垫，其 中至少一个从属DLL接近所述一些所述I/0垫中的每一者，所述从属DLL中的每一者经配置以接收至少一个时钟信号和参考信号，并依据所述参考信号提供与所述 至少一个时钟信号具有一相位偏移的至少一个信号；主要DLL，其在所述裸片上，所述主要DLL经配置以提供所述参考信号，其中 所述裸片包括信号路由元件，以将所述参考信号提供给所述从属DLL中的每一者； 以及相位锁定环(PLL)，其在所述裸片上，所述PLL经配置以产生具有相同频率但 不同相位的多个周期性信号，所述多个周期性信号包括所述至少一个时钟信号，其 中所述裸片包括用以将所述周期性信号中的至少一者提供给所述主要DLL的信号 路由元件和用以将所述多个周期性信号提供给所述从属DLL中的每一者的信号路 由元件。
20. 根据权利要求19所述的裸片，其中所述主要DLL位于所述裸片的第一隅角附近，且所述PLL位于所述裸片的第二隅角附近。
21. 根据权利要求19所述的裸片，其中从属DLL邻近于所述I/0垫。
22. 根据权利要求19所述的裸片，其中所述从属DLL形成所述I/0垫的一部分。
23. 根据权利要求19所述的裸片，其中所述PLL是金属可编程的，以用于关于不同频 率的操作。
24. 根据权利要求19所述的裸片，其中所述主要DLL和所述从属DLL是金属可编程 的，以用于关于不同频率的操作。
25. 根据权利要求19所述的裸片，其中所述PLL、所述主要DLL和所述从属DLL是 金属可编程的，以用于关于不同频率的操作。
26. 根据权利要求19所述的裸片，其中所述主要DLL和所述从属DLL每一者均包括 延迟链，所述主要DLL的所述延迟链的元件与所述从属DLL的所述延迟链的元件 彼此具有己知的延迟关系。
27. 根据权利要求19所述的裸片，其中所述主要DLL和所述从属DLL每一者均包括 具有延迟元件的延迟链，每一延迟链包括相同的延迟元件。
28. 根据权利要求19所述的裸片，其中所述裸片包括用于与所述裸片外部的存储器介 接的存储器接口电路，且所述从属DLL是所述存储器接口电路的一部分。
29. 根据权利要求28所述的裸片，其中所述存储器电路包括多个选通垫，所述选通垫 中的每一者经配置以为选通信号线上的存储器提供选通信号。
30. 根据权利要求29所述的裸片，其中所述裸片包括用于每一选通信号线的至少一个 从属DLL。
31. 根据权利要求19所述的裸片，其中所述相位偏移是90度。
32. 根据权利要求19所述的裸片，其中所述主要DLL具有相关联的电压调节电路，所 述相关联的电压调节电路经配置以提供电压调节信号。
33. 根据权利要求32所述的裸片，其中所述裸片进一步包括用于所述电压调节信号的 信号路由元件，其将所述电压调节信号路由到所述从属DLL。
34. 根据权利要求33所述的裸片，其中每一从属DLL具有相关联的电压调节电路，所 述相关联的电压调节电路经配置以基于所述电压调节信号将经调节的电压提供给 所述从属DLL的延迟链。
35. —种适于多速率可配置性的集成电路结构，其包含-相位锁定环(PLL)，其为金属可配置的，以用于在不同频率范围中操作，所述 PLL经配置以提供具有相同频率但不同相位的多个时钟信号；主要延迟锁定环(DLL),其为金属可配置的，以用于在不同频率范围中操作， 所述主要DLL经配置以接收所述多个时钟信号中的至少一者，并提供指示用于所 指定相位偏移的延迟元件的数目的信号；以及多个从属DLL，其为金属可配置的，以用于在不同频率范围中操作，所述从属 DLL中的每一者经配置以接收所述多个时钟信号中的至少一者以及指示用于所述 所指定相位偏移的延迟元件的数目的所述信号，并提供与所述多个时钟信号中的所 述至少一者相比具有所述所指定相位偏移的信号。
36. 根据权利要求35所述的集成电路结构，其中所述指定相位偏移是90度。
37. —种通过构造方法提供校正的架构的物理实施方案，其中所述架构界定至少一可 扩展时钟分配机制，其提供指示分配给多个金属可配置数字锁定环(DLL)的所指 定相位偏移的信号，所述DLL接近集成电路的一个或一个以上输入-输出垫；以及 功率调节机制，其提供分配给所述DLL的功率控制信号。
全文摘要
本发明揭示一种用于集成电路的可扩展时序架构。所述可扩展时序架构提供用于与不同操作时钟频率一起使用的金属可编程组件。在一些实施例中，所述架构利用主要/从属DLL以及双倍数据速率存储器电路。DMC/rmw。
文档编号G06F1/00GK101601000SQ200780034938
公开日2009年12月9日 申请日期2007年6月22日 优先权日2006年8月30日
发明者纳迪姆·哈希姆·沙伊克利, 贝赫纳姆·马莱克科斯拉维 申请人:速桥有限责任公司