控制接口和协议的制作方法

专利名称：控制接口和协议的制作方法
技术领域：
本发明涉湖于电子體的控制操作，尤其涉及一种控制接口和协议。
技术背景现代的电子装置通常包括多个集成电路(IC)装置或"芯片"，它们中的每一个都执行一个或多个相应的功能，例如，处理、数据存储、感观U、功率管理等。不同的IC装置可以ffl31印刷电路板(PCB)上的布线(迹线)连接到一起。 对于许多电子驢来说，夕卜围芯片(例如功率管理IC體)由微鹏離制。 用于数字控制的连接要求从简单(单一设置)到复杂(具有多个设定点的多个 输出)变动。为了在处理器和外围芯片上減少PCB空间和节省I/0引脚，经常 想要最小化控制微处理器和外围芯片之间的互连接口或者布线的数目。因为微 处理器以多种速度和功率出现，微处理器和外围芯片之间的单线接口呈现了用 于控制的限制性定时要求，这些对于系统设计者来说是有挑战性的。先前开发的用于微处理器和外围芯片之间的控制接口的设计具有很多缺 点。例如，根据一些先前开发的设计的控制接口可能相对较慢，要求为N位控 制字发送2W个脉冲，或者在最小和/或最大脉冲宽度上具有限制性定时。 一些先 前开发的设计规定了单线控制协议，但是这些协议需要在脉冲宽度上的固定定 时，从而在主机微控制器处理速度上设置了约束。 发明内容根据本发明的实施例， 一种用于控制接口的方法包括接收通过单线传送 信息位的信号；对于每一个信息位，为了确定该信息位的逻辑值，对于从信号 的一个捧作沿到信号的下一个操作沿所定义的相应的位周期，比较单线上信号 为低的时间部分与单线上信号为高的时间部分。根据本发明的另一个实施例，提供了一个用于控制接口的系统。该系统包 括用于接收通过单线传送信息位的信号的电路。该电路通,于信号的一个操 作沿至瞻号的下一个操作沿所定义的相应的位周肌比较单线上信号为低的时 间部分与单线上信号为高的时间部分，来确定每一个信息位的逻辑值，该位周期从。对于本领域技术人员来说，本发明的重要的技术优点M下面的图，描述 禾口权利要求都可以变得显而易见。


为了对本发明和其进一步的特征和优点有更加完整的理解，可以结合附图 参考下面的描述。图1是根据本发明的实施例的单线控制接口系统的方框图。图2是根据本发明的实施例的用于解调器块的典型实现方式的示意图。图3是根据本发明的实施例的用于控制协议的典型波形图。图4是根据本发明的实施例的用于解调器块的另一典型实现方式的方框图。
具体实施方式
本发明的实施例以及它们的优点ffi51参考附图1至4非常容易理解。不同 附图中相同的数字用于相同或者相应的部分。在不同的实施例中，本发明提供了控制电路(例如，微处理器、微控制器、 ASIC、或者其它适合的控制电路)和外围电路(例如，存储器芯片、功率管理 芯片、或者其它适合的外围电路)之间的接口和协议。该控制接口和协议^ffi 了单线(例如，布线、 (trace)或者其它适合的连接器)，M31该单线，控 制数据被提供在控制电路和外围电路之间的逻辑信号内。例如，对于从信号的 一个下降沿至U下一个下降沿所定义的周肌通过比较线上信号为低的时间部分 与线上信号为高的时间部分，来为每一个数据位确定单线上逻辑信号的状态。 在另一个实施例中，操作周期可以从信号的一个上升沿到下一个上升沿来定义。 该说明书的乘除部分主要描述了使用信号的下降沿来定义位周期的实施例。然 而，应当理解，本发明并不数鹏制；用于定义位周期的信号操作沿(也就是， 上升或者下降)是设计选择的一种原因。如这里所描述的，本发明的实施例可以提供很多优点或特征。例如，不同 实施例提供单线接口，具有N+1个时钟脉冲(例如，负沿)用于传送控制信息 的±央。而且，本发明的实施例不受定时变化的影响(例如，可以在50:1的频率 范围内运行)，如果需要可以被设计成高3Iit行(例如，大于lMBit/秒)，可以 具有高的信噪比。各个实施例当处于空闲状态时几乎不消耗电力，可以非常快的从空闲状态转换到唤醒状态。另外， 一些实施例在i/从结构中在单线上可以
实王 向(激写)通信。
图1是根据本发明的一个实施例的单线控制接口系统10的方框图。控制接 口系统10可以被并入电子装置的外围芯片中或者由电子装置中外围芯片使用从
而与微处理器或者微控制器对接。在操作中，控制接口系统10M31单线例如，
印刷电路板(PCB)上的纖，从微控制器中接收控制信号。在一种类型的外围芯 片中，控制接口系统10可以被并入功率管理IC或者在功率管理IC中使用。功 率管理IC在功率变换器中用于为电子装置供电。在其它的能力中，功率变换器
可以向下调整电压电平(降压变换器)或者向上调整电压电平(升压变换器)。
功率变换器还可以将交流电(AC)功率转换为直流电(DC)功率，反之亦然。例如， 本说明书的剩余部分描述了功率管理IC的上下文中的控制接口系统10和协议，
但是本发明不^itk限制。应当理解，控制接口和协议发现了与微控制器接口的
任何外围芯片的广泛应用。
如所示出的，控制接口系统10包括解调器块12、禾維寄存器块14、以及 输出锁存器i央16。解调器±央12通过输入端上的单线或布线(例如，PCB上的 迹线)耦合到微控制器。如这里所使用的，术语"耦合"或者"连接"，或者其 任何的变化，覆盖了在两个或更多个元件之间直接或者间接的任何耦合或者连 接。解调器块12从微控制離收信号(DATAIN)。 DATAIN信号是调制信号， 其携带或者传送信息用于控制并入控制接口系统10或者在其中使用的功率管理 IC或者其它外围芯片。DATAIN信号的调制可以由微控制器中简单的硬件或者 软件禾聘执行。解调器块12解调DATAIN信号，以DATA信号的形式输出控 制信息。解调器i央12响应来自微控制器的DATAIN信号，还导出和输出CLOCK 信号和RESET信号。在一个实施例中，CLOCK信号基于DATAIN信号的下降 (或者前沿)沿而产生；如果DATAIN信号的值在一个相对长的时间周期内是 高(或者低)就会产生RESET信号。
移位寄存器块14耦合至愤军调器块12并且从那里接收DATA、 CLOCK、和 RESET信号。DATA信号中的控制信割顿CLOCK信号(例如，可以是DATA IN信号的下降沿)被时钟脉冲打入到(clockedinto) ^f立寄存器14。当,AI率调 器块12接收控制信息时，移位寄存器块14存储和移位该控制信息。对于移位 寄存器土央14接收和输出控制f^的N位只需要N+l个时钟周期。CLOCK信号的N+1个脉冲之后(例如DATAIN信号的下降沿)，移位寄存器块14在多个信 号例如信号D0至D7中传输或者输出控制信息的N位的全部i央至懒出锁存器 16。虽然示出了八个信号(例如，D
)，应当理解本发明并不魏限制；其它 实施例中可以使用更多或者更少的信号。另外，如果在相对长的时间周期内 DATAIN信号处于给定的状态(高或者低)，那么移位寄存器块14将由RESET 信号重置。RESET信号将功率管理IC上的所有活动的电路断电。移位寄存器 块14可以4OT移位寄存器(例如，包括串联的多^虫发器)和其它电路来实现， 如本领域普通技术人员基于文中的描述能够理解的那样。
输出锁存器士央16耦合到移位寄存器土央14并且并fi^也接收控制信号D
以作为数据输入DI
。输出锁存器块16还耦合到解调器±央12 ^t^妾收RESET 信号。输出锁存器块16以数据输出信号DO
输出控制信息，RESET信号用 作为输出锁存器块16的CLOCK信号。可替 奂地，通过检测STOP BIT的开始 来产生输出锁存器i央16的CLOCK信号，这可以M3i计数DATA线的下降沿来 实现。数据输出信号DO
中的控制信息被提供给功率管理IC或者其它外围 芯片用于相同的控制。这种控制信息可以用于支持或控制芯片上各种功能，例 如，处理、 存储、感测、功率管理等。
控制接口系统10 4柳了根据本发明的实施例的一种协议。任何比特流(例 如，薩、控制或者其它信息)者阿以进行通信。在这禾中由解调器块12实现的 助议中，控帝iJ位被接收的每一次或者每一周期(TBIT)都被定义为在DATA IN信 号的两个下降沿之间的时间。在每一个位时间或者周期(TBIT)期间，DATA IN 信号的值对于时间THIGH的一些部分来说将是高的，而对于时间TLOW的另 一部絲说是低的。对于任何给定的位时间或者位周期(TBIT)，如果DATAIN信 号在该TBIT期间为高的时间长于它为低的时间，贝湘应的控制位将具有逻辑1 (HIGH)值。相反，如果DATA IN信号在TIBT期间为低的时间长于它为高 的时间，相应的控制位将具有逻辑0 (LOW)值。换句话说，如果在位时间(TBIT) 期间TLOW大于THIGH，则控制数据的相应位具有LOW值；并且如果在位时 间(TBIT滩间THIGH大于TLOW，控制数据的相应位具有fflGH值。因此，本 发明的多个实施例是独立于频率的，因为它们只，于^4A的DATAIN信号 中"HIGH"与"LOW"次数(THIGH和TLOW)的比例。这提供了一些先前开发 的技术没有的优点，这些先前的技术要求时钟信号的固定脉冲宽度(或者时间周期)，从而对微控制器编程和时钟频率设置了定时限制。
解调器±央12对于每一个控制位输出繊。用于每一个控制位的繊在紧跟
其位时间的DATAIN信号的下一个下降沿上被时钟脉冲打入到移位寄存器块14 中的第一触发器内。另外，当(用于DATAIN信号的)线路处于空闲的时间长 于处于重置周期(TRESET)时，解调器块12可以iSA到低功率状态，等待DATA IN信号的下一个下降沿。劍于并入了控制接口系统10的电子装置来说提供了 延长电池寿命的优点。
在不同的实施例中，控制接口系统10的全部或者一部分可以在单一或者多 个半导体小片(通常被称为"芯片")上或者分立元件上被实现。每一个小片都 是一个单片电路结构，其例如由硅或者其它合适的材料形成。对于使用多个小 片或者元件的实现，小片和元件可以被组装至俱有用于在其之间传送信号的各 种鹏的印刷电路板(PCB)上。在一个实施例中，例如，控制接口系统10实现 在与由系统10支持的功率管理IC或者外围芯片相同的半导体小片上。
在一些实施例中，制虫的控制接口系统10可以被提供在微控制器上，以发 ,制信号至'」功率管理IC或者外围芯片。这允许了,制器和外围芯片之间的 双向通信。在这样的实施例中，将相同的或者分离的控制线(例如，PCB纖) 如用于第一控制接口系统一样来用于第二控制接口系统。
图2是根据本发明一实施例的用于解调器±央12的典型实现的示意图。如文 中所描述的，解调器±央12从,制離收和解调信号(DATA IN)，该信号携带 或者传送用于功率管理IC或者其它外围芯片的控制信息。解调器块12实;鹏 于单线控制的协议。在该协议中，在DATAIN信号中传送的每一位的逻辑状态 由在位时间或位周期(TBIT)期间信号值为低的时间部分与信号值为高的时间部 分进行比棘确定，位时间或位周期从DATAIN信号的一个下降沿到DATAIN 信号的下一个下降沿来定义。
图2中示出的用于解调器块12的实现基本上是模拟的。如所述的，在这个 实现中，解调器块12包鹏辑反相器20、单触发电路22、电流源24， 26、电 容器28、比较器30， 32和开关36， 38。逻辑反相器20从g^帝U離收信号(DATA IN)，并且将其反相。电流源26在RAMP节点与电容器28耦合。电流源26提 供电流(I)。电流源24耦合到电源电压V+鹏供另一电流，其大小大于从电流 26输出的电流大小。例如，从电流源24输出的电流可以两倍于从电流源26输出的电流(例如2XI)。开关36响应于来自逻辑反相器20的输出信号。当DATA IN信号的值为高时，开关36打开，并且电流源26用电流I来来使电容器28放 电。这导致了RAMP节点处电压下降。当DATAIN信号值为低时，开关36闭 合，这使得电流源24用净电流I(也就是，(2XI)-I)舰电容器28充电。这导致 了 RAMP节点处的电压增大。
单触发电路22耦合到逻辑反相器20，并在DATAIN信号的每一下降沿， 输出短脉冲("单触发")信号以闭合开关38，从而重置电容器28上的电压到中 间电压(0.5XV+)。比较器30具有耦合到RAMP节点的一个输入端(反相)， 并且另一输入端(非反相)耦合到具有电源电压一半值(也就是0.5XV+)的 参考电压。比较器30的输出就于解调器块12的输出，并且可以包括信号40， 该信号40传送在位时间或位周期(TBIT)内解调的相应控制位。
图2中^y于出了触发器34，，,寄存器块14 (图l)中可以是第一触 发器。触发器34可以实现为"D"触发器，其具W^入p)端、时钟(CLK)端、 和输出(Q)端。触发器34被耦合以在D输入端接收来自比较器30的输出，以及 在CLK端接收来自逻辑反相器20的输出。触发器34在DATA IN信号的下降 沿存储比较器30的输出。触发器34在其Q输出端提供存储的值给移位寄存器 块14的下一^M发器。
比较器32的一个输入端(反相)被耦合以接收RAMP信号，并且另一输 入端(非反相)被耦合到具有电源电压十分之一的值(也就是，0.1XV+)的参 考电压上。当线路(DATAIN)在某些重置周期(TRESET)中为高时，比较器32 用于重置解调器块12。当DATAIN信号为高时，开关36将是打开的，导致电 容器28放电。当电容器28被放电至IJ低电压，(这里示出的是具有值0.1XV+的 参考电压)，比较器32将RESET信号驱动至腿辑高。
在用于解调器±央12的操作中，最大位时间或位周期(TBIT)由DATA IN信 号在触发RESET之前为高的最大时间来定义。在极端情况中，当TLOW非常 短时，这个时间由需要将电容器28 AAfi置电压(例如，0.5XV+)放电到比较器 32的参考电压(例如0.1Xv+)的时间来定义。位时间或位周期(TBIT)从DArA IN信号的一个下降沿延伸到DATA IN信号的下一个下降沿。当DATA IN信号 的值下降时，单触发电路22使开关38闭合，从而重置RAMP节点的值至忡间 电压(例如0.5 X V+)。这标志着操作TBIT周期的开始。在操作周期内，当DATAIN信号值为LOW，开关36闭合，从而使电流源24对电容器28充电并且RAMP 节点的电压升高。当DATA IN信号为HIGH,开关36打开，从而使电流源26 对电容器28放电；RAMP节点的电压降低。在DATAIN信号的下一个下降沿， 起作用的位时间或位周期(TBIT)结束，并且比较器30的输出记录在触发器 34内(其是移位寄存器块14的第一触发器)。
如果在相关的位时间或位周期(TBIT)期间，DATAIN信号为低的时间长 于它为高的时间，在电容器28上^1^有净的正电荷并且在RAMP节点上的电 压将高于重置电压(也就是，0.5XV+)。这使得比较器30的输出为fflGH，从而 逻辑"0"将被时钟脉冲打入到触发器34以作为用于控制位的数据。相反，如 果在相同的周期内DATAIN信号为高的时间长于其为低的时间，则RAMP节点 上的电压将低于重置电压。这导致比较器30的输出为LOW，从而逻辑"l"将 被时钟脉冲打入到触发器34以作为用于控制位的数据。本发明的实施例因此提 供了在宽范围的比特率(时钟频率)上控制数据的高噪声容限检测的优点，因 为它们不依赖于或者需要任何用于时钟信号的固定周期。
在一个实施例中，用于每一个控制位的数据在DATA信号的下降沿被时钟 脉冲打入到触发器34中(在移位寄存器块14中)，在DATA信号的下降沿定义
了相应的位时间或位周期Cmrr:)的结束。
另外，当用于解调器±央12的输A^处于空闲的时间长于某一周期(TRESET) 时，解调器块12可以iSA低功率状态，等待DATAIN信号的下一个下降沿。 具体地，在一个实施例中，如果DATAIN信号的值在一个充錄的时间内保持 为高，则电容器28将放电从而RAMP节点的电压接近0V。当RAMP节点电压 離设置在接近OV的阈值(例如，0.1XV+)时，比较器32生成RESET信号， 该信号可以用于去偏置(d&bias)所有的模拟电路从而将解调器块12设为低功 率状态。RESET信号可以被锁存在输出锁存器块16。
图2中描述的用于解调器±央12的实现相对简单并且可以很容易地在功率管 理IC或者其它外围芯片上实现。
图3是根据本发明的一实施例的用于控制协议的典型波形图100。波形图 100包括典型波形102， 104， 106和108，它们分别4 图2的解调器块12中 的DATAIN信号的值、从单触发电路22输出的信号值、RAMP节点处的电压、 和RESET信号值。DATA IN信号(波形102)可替换地处于空闲状态或者传送控制数据。在 一个实施例中，控制数据以土央来传送，每一个±央都具有N个控制位。控制 的每一个位在其自己的位周期或者位时间(TBIT)中都被提供在DATA IN信号 中。每一个位时间(TBIT)都被定义为从DATAIN信号的一个下降沿到DArAIN 信号的下一个下降沿的周期。在每一个位时间或位周期(TBIT)期间，DATAIN f言号的值在时间的某些部分为高(THIGH)，而在时间的另一部分为低(TLOW)。 在相应的位时间或位周期(TBIT，或者负的时钟沿之间的时间)期间，当DATA IN信号为高的时间长于其为低的时间时，控制M的位具有逻辑1的值。相反， 在相应的TBIT期间，当DATAIN信号为低的时间长于其为高的时间时，控制 的位具有逻辑0的值。换句话说，如果在位时间(TBIT)期间，TLOW大于 THIGH，则控制繊的相应位具有LOW值；并且如果在位时间(TBIT)期间， THIGH大于TLOW，则控制i^的相应位具有fflGH值。
从单触发电路22 (波形104)输出的信号包括大量短脉冲，每一个短脉冲 都响应于DATA IN信号的下降沿而产生。这些脉冲可以用于定义位时间 (TBITs)。
RAMP节点(波形106)处的电压根据由于电流源24和26对电容器28的充 放电而变化。当DATAIN信号为高，开关36打开，并且电流源26对电容器28 放电，从而导致RAMP节点处的电压降低。当DATAIN信号为低，开关36闭 合，从而使电流源24对电容器28充电。这导致了RAMP节点上的电压增高。 RAMP节点上的电压在每一个单触发脉冲104期间(与DATAIN信号的下降沿 一致)被重置到参考电平(例如，电源电压V+的一半)。
当RAMP节点上的电压下降到某个预定值(例如，接近0，例如电源电压 V+的十分之一)以下时就会产生RESET信号(波形108)，从而指示DATA信 号处于空闲状态。RESET信号被用于将解调器±央12方爐測氐功率状态，从而 增加了并入控制接口系统10的电子装置的电池寿命。
图4是根据本发明的一个实施例的用于解调器块12的另一典型实现的方框 图。如文中描述的，解调器块12从微控制離收和解调信号(DATA IN)，该微 控制繊带或传送用于功率管理IC或者其它外围芯片的控帶'腊息。
解铜器±央12实现用于单线控制的协议，其中在DATA IN信号中传送的每 一个位的逻辑状态都通过在位时间或位周期CTBIT)期间将信号值为低的时间部分与信号值为高的部分进行比较来确定。每一个位时间或位周期(TBIT)开始于 DATAIN信号的一个下降沿，结束于下一个下降沿。在每一个位时间或位周期 (TBIT)期间，DATAIN信号的值在时间的某部分THIGH为高，而在时间的另一 部分TLOW为低。对于任何给定的位时间或位周期(TBIT)，如果在位时间(TBIT) 期间，TLOW大于THIGH，则控制数据的相应位具有LOW值；并且如果在位 时间(TBIT)期间，THIGH大于TLOW，则控审iJM的相应位具有HIGH值。
图4中对于解调器i央12的实现基本上是数字实现。如所述的，在该实现中， 解调器块12包,辑反相器50、单脉冲电路52、振荡器54、以及升/[^i十数器 56。逻辑反相器50从鹏制離收信号(DATAIN)并对其反相。逻辑反相器50 的输出信号被提供给单脉冲电路52。振荡器54产生和输出时钟(CLK)信号，该 信号被提供给升/附十数器56和单脉冲电路52。单脉冲电路52为时钟同步的， 且在紧跟着DATAIN信号的每一个下降沿的第一时钟周期输出脉冲。来自单脉 冲电路52的这个脉冲用于预置升/^i十数器56。
升/附十数器56用于检测在给定位时间或位周期(TBIT)内的DATA IN信号 的负载循环是大于还是小于50 % 。如果负载循环大于50 % ，贝,应的控制位具 有HIGH值。相反，如果负载循环小于50%，贝i湘应的控制位具有LOW值。 在每一个TBIT开始时(也就是，由DATAIN信号的下降沿标记)，升/^i十数 器56被预置(由来自单脉冲电路52的脉冲)至顿定值(例如，128或制 1000 0000)。升/P^i十数器56当DATAIN信号为低时用每一个时钟周期(来自 振荡器54)递增计数，并且当DATAIN信号为高时用每一个时钟周期递减计数。 如果在相关的位时间或位周期(TBIT)期间，DATAIN信号为低的时间长于其 为高的时间，则升/附十数器56将具有高于予體值的计数值(十进制的129至 255，或者二进制的1000 0001至llll 1111)。这导致了计数器输出逻辑"1"作 为用于相应的控制位的 。相反，如果在同一周期内DATAIN信号为高的时 间长于其为低的时间，贝折/附十数器56将具有比预置ffl低的计数值(例如十 进制的0至127，或者二进制的0000 0000至0111 1111)。这导致计数器输出逻 辑"0"作为用于相应的控制位的娜。如/Xi:面计数器二进制ilj5膽见的，二 进制计数器的最高有效位(MSB)用于指^i十数器是否已经计数到比中点更高或 更低的值。在一个实施例中，升/附十数器56可以由例如8位升/附十数器实现。
类似于图3中波形108所示的RESET信号可以舰检测升/^i十数器56何时达到O或者其满刻度值，由升/附十数器56{顿简单的数字逻辑(未示出)来 产生。当达到升/附十数器的任何一个限制时，振荡器54可以被闭合以节省功率 直到DATA IN信号改变状态。
在一个实施例中，予體值可以是关于升/附十数器56的最高值的中间点。 例如，对于8位计数器，预置值可以是"1000 0000"，其是最低值"0000 0000" 和最高值"llll 1111"之间的中间值。在任意给定的位时间或位周期(TBIT)期
间计数的净增加将不改变预置值的最高有效位(MSB)值(也就是"r)。然而，
在任何给定的位时间或位周期(TBIT)期间计数的净减少将把预置值的MSB m "1"改变到"0"。因此， <顿升/附十数器56的MSB作为控制位的值的指示 符号是可能的。从升/附十数器56输出的MSB信号60在位时间或位周期(TBIT) 内传送解调的相应的控制位。
升/降计数器56中位的数目确定了解调器块12可以容忍的最小TBIT到最 大TBIT的范围。在一个实施例中，例如，最小TBIT时间是振荡器54的4个 时钟周期，并且最大TBIT时间是振荡器54的2W个时钟周期(其中N是升/降 计数器56中位的数目)。
还在图4中示出了移位寄存器58，其可以是移位寄存器决14中的第一触 发器(图1)。移位寄存器58可以由"D"触发器实现，该"D"触发器具输入 (D)端、时钟(CLK)端、以及输出(Q)端。移位寄存器58被耦合以在D输入端接 4姊自升/附十数器56的输出。在一个实施例中，如所示出的，移位寄存器58 在CLK端接收来自单脉冲电路52的输出，然后响应于来自单脉冲电路52的脉 冲来存储升/附十数器56的输出。在另一实施例中，^f立寄存器58可以在CLK 端接收来自逻辑反相器50的输出。移位寄存器58在其Q输出端提供存储的值 给移位寄存器块14的下一^I4发器。
如文中所述，在不同的实施例中，本发明利用了4顿单线来传输数字数据 的通信协议。该协议具有健壮和容易解调的特征。调制可以由简单的硬件或者 微控制器软件程序来实现。该协议可以在一个非常广的频率范围内工作。本发 明的实施例可以用于，但是不限于，功率管理电路的数字控制。另外，根据本 发明的实施例，提供用于单线控制的协议，由lJt^辑信号的状态由数据线为低 的位时间的部分与数据线为高的位时间的部分相比来确定。
虽然对本发明以及其优点进行了详细描述，但是应当理解在不脱离由附属权禾腰求定义的本发明的精神和范围的情况下可以对本发明进行各种改变，替 代以及替换。也就是，本申请中包含的论述试图作为一个基本描述。应当理解 特定的论述可能不能明确地描述所有可能的实施例；许多替代都是暗含的。并 且也不能完创军释本发明的普通的特性，不能明确地示出每一4if性或者元件 实际上如何表示一个更广的功能或者更多不同的替代或者等效元件。此外，这 些都是暗含地包含在本公开内。本发明使用面向装置的术语，装置的每一个元 件都隐含地执行一个功能。该描述和术语都没有试图限制权利要求的范围。
权利要求
1、一种用于控制接口的方法，包括通过单线接收传送信息位的信号；以及对于每一个信息位，为了确定该信息位的逻辑值，对于在从信号的一个操作沿到信号的下一个操作沿所定义的相应位周期，比较单线上信号为低的时间部分与单线上信号为高的时间部分。
2、 根据权利要求1的方法，其中信号的操作沿是下降沿。
3、 根据1X利要求1的方法，其中信号的操作沿是上升沿。
4、 根据权利要求l的方法，其中比较包括在从信号的一个操作沿到信号的下一个操作沿所定义的每一个相应位周 期期间，当单线上的信号为高时，对电容器充电；以及在从信号的一个操作沿到信号的下一个操作沿所定义的每一个相应位周 期期间，当单线上的信号为低时，对电容器放电。
5、 根据丰又利要求4的方法，比较包括在从信号的一个操作沿至瞻号的下一个操作沿所定义的每一个相应位周期结束时，比较电容器上的电压与参考电压。
6、 根据权利要求4的方法，其中如果在从信号的一个操作沿至瞻号的下一个操作沿所定义的相应位周期结束时，电容器上的电压高于参考电压，贝U信息位的逻辑值为HIGH;以及如果在从信号的一个操作沿至l腊号的下一个操作沿所定义的相应位周期结束时，电容器上的电压低于参考电压，贝U信息位的逻辑值为LOW。
7、 根据权利要求4的方法，包括在从信号的一个操作沿至瞻号的下一个操 作沿所定义的每一个相应位周期结束时，重置电容器上的电腿预定值。
8、 根据权利要求l的方法，其中比较包括在从信号的一个操作沿至瞻号的下一个操作沿所定义的相应位周期期间， 当单线上的信号为高时，计数器增加；以及在从信号的一个操作沿到信号的下一个操作沿所定义的相应位周期期间， 当单线上的信号为低时，计数W^、。
9、 根据权利要求8的方法，其中如果在从信号的一个操作沿至瞻号的下一个操作沿所定义的相应位周期结束时，计数器的计数值低于预置值，贝腊息位的逻辑值为HIGH;以及如果在从信号的一个操作沿至U信号的下一个操作沿所定义的相应位周期结束时，计数器的计数值高于预置值，贝U信息位的逻辑值为LOW。
10、 根据权利要求8的方法，包括在从信号的一个操作沿到信号的下一个 操作沿所定义的每一个相应位周期结束时，将计数器重置到预定值。
11、 根据权利要求l的方法，包括在己经确定了每一个信息位的逻辑值之 后，在移位寄存器中存储每一个信息位。
12、 根据权利要求ll的方法，包括并衍也从移位寄存器中将存储的多个信 息位移出。
13、 根据木又利要求1的方法，其中信息位为处理、数据存储、感测、或者 功率管理功能中的一个功能提供控制。
14、 一种用于控制接口的系统，包括 用于ffiil单线接收传送信息位的信号的电路；用于对于从信号的一个操作沿到信号的下一个操作沿所定义的相应的位周期，M3i比较单线上信号为低的时间部分与单线上信号为高的时间部分来确定每一个信息位的逻辑值的电路。
15、 根据权利要求14的系统，其中信号的操作沿是下降沿。
16、 根据权利要求14的系统，其中信号的操作沿是上升沿。
17、 根据权禾腰求14的系统，其中用于确定每一个信息位的逻辑值的电路包括电容器，在从信号的一个操作沿至瞻号的下一个操作沿所定义的每一个相 应位周期期间，当单线上的信号为高时，该电容器可操作地被充电，在从信号 的一个操作沿到信号的下一个操作沿所定义的每一个相应位周期期间，当单线 上的信号为低时，该电容器可操作i也被放电；以及耦合到该电容器的比较器，可操作用于在从信号的一个操作沿至腊号的下 一个操作沿所定义的每一个相应位周期结束时，比较电容器上的电压和参考电 压。
18、 根据权利要求17的系统，其中如果在从信号的一个操作沿至膽号的下一个操作沿所定义的相应位周期结束时，电容器上的电压高于参考电压，贝瞻息位的逻辑值为HIGH;以及如果在从信号的一个操作沿至瞻号的下一个操作沿所定义的相应位周期结 束时，电容器上的电压低于参考电压，贝帽息位的逻辑值为LOW。
19、 根据权利要求17的系统，包括第一电流源，可操作用于在从信号的一个操作沿到信号的下一个操作沿所 定义的每一个相应位周期期间，当单线上的信号为高时，对电容器进行充电； 以及第二电流源，可操作用于在从信号的一个操作沿至瞻号的下一个操作沿所 定义的每一个相应位周期期间，当单线上的信号为低时，对电容器进行放电。
20、 根据权利要求17的系统，其中在从信号的一个操作沿到信号的下一个操作沿所定义的每一个相应位周期结束时，重置电容器上的电压至预定值。
21、 根据权利要求14的系统，其中用于确定每一个信息位的逻辑值的电路 包括计数器，在从信号的一个操作沿至瞻号的下一个操作沿所定义的相应位周 期期间，当单线上的信号为高时，该计数器可操作地增加，在从信号的一个操 作沿至瞻号的下一个操作沿所定义的相应位周期期间，当单线上的信号为低时， 该计数器可操作地參、
22、 根据权利要求21的系统，其中用于确定每一个信息位的逻辑值的电路 包括用于向计数器提供时钟信号的振荡器。
23、 根据权利要求21的系统，其中如果在从信号的一个操作沿至瞻号的下一个操作沿所定义的相应位周期结 束时，计数器的计数值低于预置值，贝IJ信息位的逻辑值为HIGH;以及如果在从信号的一个操作沿至lj信号的下一个操作沿所定义的相应位周期结 束时，计数器的计数值低于预置值，贝膽息位的逻辑值为LOW。
24、 根据权利要求21的系统，包括在从信号的一个操作沿到信号的下一个 操作沿所定义的每一个相应位周期结束时，将计数器重置到预定值。
25、 根据权利要求14的系统，包鄉位寄存器，可操作用于在已经确定了 每一个信息位的逻辑值之后，剤撫一个信息位。
26、 根据权利要求25的系统，其中并衍也从移位寄存器中将存储的多个信 息位移出。
27、 根据权利要求14的系统，其中信息位为处理、娜存储、感测、或者 功率管理功能中的一个功能提供控制。
28、 一种用于控制接口的系统，包括 用于M31单线接收传送信息位的信号的装置；用于对于从信号的一个操作沿到信号的下一个操作沿所定义的相应的位周 期，m比较单线上信号为低的时间部分与单线上信号为高的时间部分来确定 每一个信息位的逻辑值的装置。
29、 根据权利要求28的系统，其中信号的操作沿是下降沿。
30、 根据权利要求28的系统，其中信号的操作沿是上升沿。
31、 根据权利要求28的系统，其中用于确定每一个信息位的逻辑值的装置包括电容器，在从信号的一个操作沿至瞻号的下一个操作沿所定义的每一个相 应位周期期间，当单线上的信号为高时，该电容器可操作地被充电，在从信号 的一个操作沿到信号的下一个操作沿所定义的每一个相应位周期期间，当单线 上的信号为低时，该电容器可操作地被放电；以及耦合到该电容器的比较器，可操作用于在从信号的一个操作沿至瞻号的下 一个操作沿所定义的每一个相应位周期结束时，比较电容器上的电压和参考电 压。
32、 根据权利要求28的系统，其中用于确定每一个信息位的逻辑值的装置 包括计数器，在从信号的一个操作沿到信号的下一个操作沿所定义的相应位周 期期间，当单线上的信号为高时，该计数器可操作地增加，在从信号的一个操 作沿到信号的下一个操作沿所定义的相应位周期期间，当单线上的信号为低时， 该计数器可操作地參。
33、 根据权利要求28的系统，其中信息位为处理、 存储、感测、或者 功率管理功能中的一个功能提供控制。
34、 一种系统，包括控制电路，可操作用于以单线协议输出控制信息位-，单线，可操作用于携带传送控制位的信号，其中在单线协议中，对于从信 号的一个操作沿到信号的下一个操作沿所定义的相应的位周期，可以M比较 单线上信号为低的时间部分与单线上信号为高的时间部分来确定每一个控制信 息位的逻辑值；以及夕卜围电路，被耦合以M单线从控制电路接收信号，该外围电路可操作用于解调该信号以获得控制信息位，其中控制信息位用于控制该外围电路。
35、 根据权利要求34的系统，其中该外围电5鲍括电容器，在从信号的一个操作沿到信号的下一个操作沿所定义的每一个相 应位周期期间，当单线上的信号为高时，该电容器可操作地被充电，在从信号 的一个操作沿到信号的下一个操作沿所定义的每一个相应位周期期间，当单线上的信号为低时，该电容器可操作地被放电；以及耦合到该电容器的比较器，可操作用于在从信号的一个操作沿至瞻号的下 一个操作沿所定义的每一个相应位周期结束时，比较电容器上的电压和参考电 压。
36、 根据权利要求34的系统，其中该外围电路包括计数器，在从信号的一 个操作沿到信号的下一个操作沿所定义的相应位周期期间，当单线上的信号为 高时，该计数器可操作地增加，在从信号的一个操作沿到信号的下一个操作沿 所定义的相应位周期期间，当单线上的信号为低时，该计数器可操作地减少。
37、 根据权利要求34的系统，其中该外围电路包括功率管理集成电路装置。
全文摘要
控制接口和协议。在一个实施例中，一种用于控制接口的方法包括通过单线接收传送信息位的信号；对于每一个信息位，为了确定对于该信息位的逻辑值，对于相应的位周期而比较单线上信号为低的时间部分与单线上信号为高的时间部分，该位周期从信号的一个操作沿到信号的下一个操作沿所定义。
文档编号G06F13/42GK101303683SQ20081012586
公开日2008年11月12日 申请日期2008年3月14日 优先权日2007年3月15日
发明者J·克莱因 申请人:美国快捷半导体有限公司