专利名称：一种高速字图形序列同步技术的制作方法
技术领域：
本发明涉及一种用于比特误码检测的高速字图形序列同步技术。
背景技术：
随着数据传输系统复杂度及传输速度的提高，要求用于测试传输设备的可编程 字图形序列的长度越来越长、产生的速率越来越高，以充分满足评估设备性能的要求。 目前可编程字图形的长度可达数兆比特，图形速率达上GHz，而用于储存图形的存储器 的处理速度难以达到上GHz的速率，且随着速度和容量的提高，存储器的成本也迅速提 高，常规的电路方式难以满足设计的要求。
发明内容
本发明的目的在于为实现高速字图形序列同步提供一种可靠、经济的实现方 法。 为实现上述目的，本发明采取如下技术方案由CPU将设置的字图形数据写入 本地图形发生器中的可编程字图形存储单元-静态存储器SRAM中，再切换到地址发生器 控制静态存储器SRAM循环读出字数据，读出的字数据经缓冲移位处理，送至同步判断 电路中与接收的字数据进行同步判断，若接收字与本地字不同，则发出停止信号，禁止 地址发生器产生新的地址，保持上一个地址对应读出的本地字与下一个连续到来的接收 字进行比较，若相同，则允许地址发生器产生新地址及对读出数据进行移位处理，依序 进行比较，当相同的字数大于同步门限时，则接收的字图形与本地字图形同步。
所述的可编程字图形存储单元-静态存储器SRAM是速率为133MHZ、数据宽 度为16位的高速静态存储器SRAM，对本地字图形采用循环求补移位的方法，逐比特读 出；对接收的字图形进行并行处理，将接收的一个并行16位数据信号进行移位处理，形 成16组不同的组合，分别将这16种组合与本地产生的字图形比较，比较的结果送对应 的同步判断电路进行同步判断，若其中有一组在连续16次比较中均为一致，则可认为该 组接收字图形与本地字图形同步，并产生相应的同步控制信号，用此同步信号控制选择 器，使之输出对应的同步字图形。 本发明中可编程字图形的获取是通过读取预先存储在高速SRAM内设置的字来 实现的，选取速率可达133MHz、数据宽度为16位的高速SRAM作为可编程字图形的存 储单元，字图形的产生以16位读出，为能达到收发字序列逐比特比较检测，还要对接收 字图形以并行处理的方式进行重新组合，对本地产生字图形采用循环求补移位的方法， 实现逐比特的读出，这大大降低了对高速静态存储器SRAM存储容量的要求，降低了成 本。对接收字图形的进行并行处理，接收的字序列经处理后形成16路字序列，这些序列 中总会有一路与本地产生的字序列一致，则该序列为同步字序列。采用这种方案，可以 将工作时钟频率降低到串行处理字图形的时钟频率的1/16，也就是说要产生2GHz时钟频 率的伪随机序列，只需125MHz的时钟驱动即可。不过此时产生的图形是以字方式输出的，即每个时钟脉冲输出并行16位数据信号。当然本发明同样适用于数据宽度为4位、 8位、32位、64位的字图形序列同步处理。本发明为实现高速字图形序列同步提供了一 种可靠、经济的实现方法。
图1为实现本发明的原理框图； 图2为本发明接收字图形同步实现原理图； 图3-1为本发明本地字图形逐比特移位实现流程图前部分； 图3-2为本发明本地字图形逐比特移位实现流程图后部分。
具体实施例方式
下面结合
本发明的实施。在图1中，首先CPU将设置的字图形数据写 入本地图形发生器中的可编程字图形存储单元-静态存储器SRAM中，再切换到地址发生 器控制静态存储器SRAM循环读出字数据，读出的字数据经缓冲移位处理，送至同步判 断电路中与接收的字数据进行同步判断，若接收字与本地字不同，则发出停止信号，禁 止地址发生器产生新的地址，保持上一个地址对应读出的本地字与下一个连续到来的接 收字进行比较，若相同，则允许地址发生器产生新地址及对读出数据进行移位处理，依 序进行比较，当相同的字数大于同步门限时，则接收的字图形与本地字图形同步。
这里我们选取速率可达133MHz、数据宽度为16位的高速SRAM作为可编程字 图形的存储单元，字图形的产生以16位读出，对本地产生字图形采用循环求补移位的方 法，实现逐比特的读出。图3-l、图3-2构成了本地字图形逐比特移位实现流程图(因流 程图较大，无法置于一页纸中)。参见图3-l、图3-2，首先将存储于静态存储器SRAM 中的字序列的最后两个单元字分别送入缓冲器BUFFf、 BUFFe中，再根据最后单元中比 特位的长度(0 15)将对应缓冲器BUFFf、 BUFFe的组合送入缓冲器BUFFd，同时计算 出要补充比特数的初始值补充bit二 "llll"-bit数。然后判断此时静态存储器SRAM 地址状态，若是起始地址0，则重新计算补充bit，并将缓冲器BUFFd中的内容送至缓冲 器BUFFb中；否则，将静态存储器SRAM对应地址单元中的内容送至缓冲器BUFFb中。 再根据补充bit的长度，将对应缓冲器BUFFb、 BUFFa的组合送入缓冲器BUFFc，则从 缓冲器BUFFc中读出的字图形为逐比特移位的本地字图形。对本地产生字图形采用循环 求补移位的方法，实现逐比特的读出，这大大降低了对高速静态存储器SRAM存储容量 的要求，降低了成本。本地字图形发生器中高速静态存储器SRAM采用美国IDT公司的 IDT71V67803S133，其余部分在可编程电路中实现。 为能达到收发字序列逐比特比较检测，还要对接收字图形以并行处理的方式进 行重新组合，图2给出了对接收字图形进行并行处理的原理，将接收的一个并行16位数 据信号b。 b^采用缓存器进行移位处理，形成16组不同的组合s。 s15。由于接收的 字图形是循环方式产生的，则这16种组合中必有一种组合与以这种方式产生的本地字图 形一致，分别将这16种组合与本地产生的字图形比较，比较的结果送对应的同步判断电 路进行同步判断，同步判断电路采用计数比较器，若其中有一组在连续16次比较中均为 一致，则可认为该组接收字图形与本地字图形同步，并由同步判断电路产生相应的同步控制信号，用此同步信号控制选择器，使之输出对应的同步字图形'
权利要求
一种高速字图形序列同步技术，其特征是由CPU将设置的字图形数据写入本地图形发生器中的可编程字图形存储单元-静态存储器SRAM中，再切换到地址发生器控制静态存储器SRAM循环读出字数据，读出的字数据经缓冲移位处理，送至同步判断电路中与接收的字图形进行同步判断，若接收字与本地字不同，则发出停止信号，禁止地址发生器产生新的地址，保持上一个地址对应读出的本地字与下一个连续到来的接收字进行比较，若相同，则允许地址发生器产生新地址及对读出数据进行移位处理，依序进行比较，当相同的字数大于同步门限时，则接收的字图形与本地字图形同步。
2. 根据权利要求1所述的高速字图形序列同步技术，其特征是所述的可编程字图形 存储单元-静态存储器SRAM是速率为133MHZ、数据宽度为16位的高速静态存储器 SRAM，对本地字图形采用循环求补移位的方法，逐比特读出；对接收的字图形进行并 行处理，将接收的一个并行16位数据信号进行移位处理，形成16组不同的组合，分别 将这16种组合与本地产生的字图形比较，比较的结果送对应的同步判断电路进行同步判 断，若其中有一组在连续16次比较中均为一致，则可认为该组接收字图形与本地字图形 同步，并产生相应的同步控制信号，用此同步信号控制选择器，使之输出对应的同步字 图形。
全文摘要
本发明涉及一种用于比特误码检测的高速字图形序列同步技术。由CPU将设置的字图形数据写入可编程字图形存储单元-静态存储器SRAM中，再切换到地址发生器控制静态存储器SRAM循环读出字数据，读出的字数据经缓冲移位处理，送至同步判断电路中与接收的字数据进行同步判断，若接收字与本地字不同，则发出停止信号，禁止地址发生器产生新的地址，保持上一个地址对应读出的本地字与下一个连续到来的接收字进行比较，若相同，则允许地址发生器产生新地址及对读出数据进行移位处理，依序进行比较，当相同的字数大于同步门限时，则接收的字图形与本地字图形同步。本发明提供了一种可靠、经济的用于比特误码检测的高速字图形序列同步技术。
文档编号G06T1/60GK101692337SQ20091003607
公开日2010年4月7日 申请日期2009年10月16日 优先权日2009年10月16日
发明者刘宇, 包思云, 陈金福 申请人:中国电子科技集团公司第四十一研究所