一种除数是127×2ⁿ的快速除法器的制作方法

专利名称：一种除数是127×2ⁿ的快速除法器的制作方法
技术领域：
本发明涉及电子器件中的除法器，特别是一种除数是127X2n当n为0、1、 2、 3......n整数时的快速除法器。
背景技术：
在数字信号处理的各种运算中，除法是最为复杂、也是最有潜力可以挖掘的一种运算。在通用的CPU、 DSP中往往不专门用硬件实现一个除法器，原因是在一般的应用场合中除法所占的比例非常小，而且除法器的设计较其它运算部件要复杂很多，所以通常的做法是在其他运算部件如ALU和/或乘法器的基础上编写软件，构成除法运算子程序。但在特定的应用领域如在数制转换、数据解包时情况有所不同，若除法运算占有相当的比重，单纯使用软件做除法运算往往无法满足要求。
在ZL89106625.X专利文件中公开了一种冗余码高速陈列除法器，在ZL00121760.7专利文件中公开了一种高基除法器及方法，在ZL99121853.1专利中公开了一种低速限的低抖动率分数除法器，在ZL01U0397.3专利中公开了一种超长度的阵列式组合逻辑除法器，在ZL011.32302.7专利文件中公开了一种除法器。其共同缺点是结构复杂、使用元器件多、运算速度慢。尤其是要求特别高速除法运算的场合，现有的除法器无法满足需要。

发明内容
本发明要解决现有除法器技术中结构复杂、元器件多、运算速度慢的问题，从而提供一种除数是127X211，其中n为O或任意正整数时的快速除法器。
本发明解决上述技术问题是通过以下技术方案实现的一种除数是127X2n的快速除法器，其特征在于其电路连接关系是输入端113连接二次加法器ADD7618的XI脚、同时连接异或门XR6的输入2脚；输入端112连接二次加法器ADD7618的X2脚、同时连接异或门XR5的输入2脚；输入端111连接二次加法器ADD7618的X3脚、同时连接异或门XR4的输入2脚；输入端110连接二次加法器ADD7618的X4脚、同时连接异或门XR3的输入2脚；输入端19连接二次加法器ADD7618的X5脚、同时连接异或门XR2的输入2脚；输入端18连接二次加法器ADD7618的X6脚、同时连接异或门XR1的输入2脚；输入端17连接二次加法器ADD7618的X7脚、同时连接与门Al的输入1脚；输入端16同时连接二次加法器ADD7618的Yl脚、连接异或门XR6的输入1脚、连接加法器ADD617的XI脚；输入端15同时连接二次加法器ADD7618的Y2脚、连接异或门XR5的输入1脚、连接加法器ADD617的X2脚；输入端14同时连接二次加法器ADD7618的Y3脚、连接异或门XR4的输入1脚、连接加法器ADD617的X3脚；输入端13同时连接二次加法器ADD7618的Y4脚、连接异或门XR3的输入1脚、连接加法器ADD617的X4脚；输入端12同时连接二次加法器ADD7618的Y5脚、连接异或门XR2的输入1脚、连接加法器ADD617的X5脚；输入端II同时连接二次加法器ADD7618的Y6脚、连接异或门XR1的输入1脚、连接加法器ADD617的X6脚；二次加法器ADD7618的输出Fl脚连接与门A8的输入2脚；二次加法器ADD7618的输出F2脚连接与门A7的输入2脚；二次加法器ADD7618的输出F3脚连接与门A6的输入2脚；二次加法器ADD7618的输出F4脚连接与门A5的输入2脚；二次加法器ADD7618的输出F5脚连接与门A4的输入2脚；二次加法器ADD7618的输出F6脚连接与门A3的输入2脚；二次加法器ADD7618的输出F7脚连接与门A2的输入2脚；二次加法器ADD7618的输出F8脚连接或门Rl的输入2脚；异或门XR1的输出3脚连接与门Al的输入7脚；异或门XR2的输出3脚连接与门Al的输入6脚；异或门XR3的输出3脚连接与门Al的输入5脚；异或门XR4的输出3脚连接与门Al的输入4脚；异或门XR5的输出3脚连接与门Al的输入3脚；异或门XR6的输出3脚连接与门Al的输入2脚；与门A1的输出8脚连接非门N1的输入1脚、同时连接或门R1的输入1脚；或门Rl的输出3脚连接加法器ADD617的输入Yl脚；非门Nl的输出2脚同时连接与门A2的输入1脚、与门A3的输入1脚、与门A4的输入1脚、与门A5的输入1脚、与门A6的输入1脚、与门A7的输入1脚、与门A8的输入1脚；加法器ADD617的输出Fl脚连接除法结果的二进制的商06端；加法器ADD617的输出F2脚连接除法结果的二进制的商05端；加法器ADD617的输出F3脚连接除法结果的二进制的商04端；加法器ADD617的输出F4脚连接除法结果的二进制的商03端；加法 器ADD617的输出F5脚连接除法结果的二进制的商02端;加法器ADD617 的输出F6脚连接除法结果的二进制的商01端；加法器ADD617的输出F7 脚连接除法结果的二进制的商00端；与门A2的输出3脚连接除法结果的 二进制的余数07端；与门A3的输出3脚连接除法结果的二进制的余数08 端；与门A4的输出3脚连接除法结果的二进制的余数09端；与门A5的 输出3脚连接除法结果的二进制的余数010端；与门A6的输出3脚连接 除法结果的二进制的余数011端；与门A7的输出3脚连接除法结果的二 进制的余数012端；与门A8的输出3脚连接除法结果的二进制的余数013 端。能够进行除数为127X2n，被除数为0 8191X2n+2n-l，当n二O时的快 速运算。
而且，在二次加法器ADD7618和与门A8的右边增加n条从输入到输
出的连线1141—0141、 1142—0142、 1143—0143、 ......114n—014n。能够进
行被除数是0 8191X2"+2n-l，除数为127X2"，当n为任意正整数时的快 速运算。
而且，所述的二次加法器ADD7618是能完成第一个加数最少是七位， 第二个加数最少是六位，第三个加数最少是一位，和数最少是八位功能的 加法器。
而且，所述的加法器ADD617是能完成第一个加数最少是六位，第二 个加数最少是一位，和数最少是七位功能的加法器。 本发明的优点和有益效果为
1. 本发明除法器结构简单，使用的元件少，造价低；
2. 本发明除法器可以进行除数为127X2n，当n为0或任意正整数时的 快速除法运算，在某些特殊场合下，有不可替代的作用。


图1是本发明被除数是0 8191X2n+2M，除数是127X211，当n为O 时的快速运算除法器的电路原理图2是本发明被除数是0 8191X2"+2n-l，除数是127X2"，当n为任
意正整数时的快速运算除法器的电路原理图3是本发明七位二进制数加六位二进制数再加一位二进制数，输出 八位二进制数的加法器电路原理图；图4是本发明六位二进制数加一位二进制数，输出七位二进制数的加
法器电路原理图。
具体实施例方式
下面通过具体实施例对本发明作进一步详述，以下实施例只是描述性 的，不是限定性的，不能以此限定本发明的保护范围。 实施例l
一种被除数为0 8191X2n+2n-l，除数为127X2n，当n=0时的快速运 算的除法器。其电路原理图如图l所示。电路的连接关系为II、 12、 13、 14、 15、 16、 17、 18、 19、 110、 111、 112、 113为除法器的输入端，构成二进 制的被除数I1I2I3I4I5I6I7I8I9I10I11I12I13; 111213141516171819110111112113 依次连接二次加法器ADD7618的Y6脚、Y5脚、Y4脚、Y3脚、Y2脚、 Yl脚、X7脚、X6脚、X5脚、X4脚、X3脚、X2脚、Xl脚，Il、 12、 13、 14、 15、 16同时依次连接加法ADD617的X6脚、X5脚、X4脚、X3脚、 X2脚、XI脚，还同时依次连接异或门XR1、 XR2、 XR3、 XR4、 XR5、 XR6的输入1脚，17连接与门Al的输入1脚，18、 19、 110、 111、 112、 113同时依次连接异或门XR1、 XR2、 XR3、 XR4、 XR5、 XR6的输入2脚； 异或门XR1、 XR2、 XR3、 XR4、 XR5、 XR6的输出3脚，依次连接与门 Al的输入7脚、6脚、5脚、4脚、3脚、2脚；二次加法器ADD7618的 输出F8脚连接或门Rl的输入2脚；二次加法器ADD7618的输出F7脚、 F6脚、F5脚、F4脚、F3脚、F2脚、Fl脚，依次连接与门A2、 A3、 A4、 A5、 A6、 A7、 A8的输入2脚；与门Al的输出8脚连接非门Nl的输入1 脚，同时连接或门Rl的输入1脚;或门Rl的输出3脚连接加法器ADD617 的输入Y1脚；非门的输出2脚依次连接与门A2、 A3、 A4、 A5、 A6、 A7、 A8的l脚；ADD617的输出F7脚、F6脚、F5脚、F4脚、F3脚、F2脚、 Fl脚，依次连接除法器的输出端OO、 Ol、 02、 03、 04、 05、 06，构成 除法结果的二进制的商00010203040506，与门A2、 A3、 A4、 A5、 A6、 A7、 A8的输出3脚，依次连接除法器的输出端07、 08、 09、 010、 Oll、 012、 013，构成除法结果的二进制的余数070809010011012013。
当111213141516171819110111112113= (0111111111111) B= (4095) D 时，因为ADD7618的X7、 X6、 X5、 X4、 X3、 X2、 X1构成ADD7618的 第一个加数，ADD7618的Y6、 Y5、 Y4、 Y3、 Y2、 Yl构成ADD7618的第二个加数，这样ADD7618的第个加数为(liinn)B，第二个加数为 (011111) B， (1111111) B+ (011111) B二 (10011110) B，《寻至ljF8为l， 这样ADD7618的第三个加数为(l)B， (10011110) B+(1) B= (10011111) B，所以ADD7618的F8、 F7、 F6、 F5、 F4、 F3、 F2、 Fl分另ij为1、 0、 0、 1、 1、 1、 1、 1。
当ADD7618采用七位二进制数加六位二进制数再加一位二进制数和 数是八位二进制数的加法器时，其电路连接关系如图3所示，输入XI脚 同时连接异或门XR12的输入1脚、连接与门A14的输入1脚；输入X2 脚同时连接异或门XR11的输入1脚、连接与门A13的输入1脚；输入X3 脚同时连接异或门XR10的输入1脚、连接与门A12的输入1脚；输入X4 脚同时连接异或门XR9的输入1脚、连接与门All的输入1脚；输入X5 脚同时连接异或门XR8的输入1脚、连接与门A10的输入1脚；输入X6 脚同时连接异或门XR7的输入1脚、连接与门A9的输入1脚；输入X7 脚同时连接异或门XR13的输入1脚、连接与门A35的输入1脚；输入Yl 脚同时连接异或门XR12的输入2脚、连接与门A14的输入2脚；输入Y2 脚同时连接异或门XRll的输入2脚、连接与门A13的输入2脚；输入Y3 脚同时连接异或门XR10的输入2脚、连接与门A12的输入2脚；输入Y4 脚同时连接异或门XR9的输入2脚、连接与门All的输入2脚；输入Y5 脚同时连接异或门XR8的输入2脚、连接与门A10的输入2脚；输入Y6 脚同时连接异或门XR7的输入2脚、连接与门A9的输入2脚；与门A9 的输出3脚连接或门R2的输入6脚；与门A10的输出3脚同时连接或门 R3的输入6脚、连接与门A19的输入2脚；与门All的输出3脚同时连 接或门R4的输入5脚、连接与门A18的输入3脚、连接与门A24的输入 2脚；与门A12的输出3脚同时连接或门R5的输入4脚、连接与门A17 的输入4脚、连接与门A23的输入3脚、连接与门A28的输入1脚；与门 A13的输出3脚同时连接或门R6的输入3脚、连接与门A16的输入4脚、 连接与门A22的输入4脚、连接与门A27的输入3脚、连接与门A31的 输入2脚；与门A14的输出3脚同时连接或门R7的输入2脚、连接与门 A15的输入6脚、连接与门A21的输入5脚、连接与门A26的输入4脚、 连接与门A30的输入3脚、连接与门A33的输入2脚；异或门XR7的输 出3脚同时连接异或门XR14的输入1脚、连接与门A15的输入1脚、连_uv i~ .、~i , , a"+a 、 i n丰n 、士j^v卜,、i a i " AAi*A_ 、 i u+n:H+血h ,、~t a ， o t安勺l J A10 tTJ湘iJ/、 1炉H、迁f女巧l J / 口、J邪U乂、 1 /^|j、比:r女巧l J /\lo 口'J"fflU
入1脚、连接与门A19的输入1脚；异或门XR8的输出3脚同时连接异或 门XR15的输入1脚、连接与门A15的输入2脚、连接与门A16的输入2 脚、连接与门A17的输入2脚、连接与门A18的输入2脚、连接与门A20 的输入1脚、连接与门A21的输入1脚、连接与门A22的输入1脚、连接 与门A23的输入1脚、连接与门A24的输入1脚；异或门XR9的输出3 脚同时连接异或门XR16的输入1脚、连接与门A15的输入3脚、连接与 门A16的输入3脚、连接与门A17的输入3脚、连接与门A20的输入2 脚、连接与门A21的输入2脚、连接与门A22的输入2脚、连接与门A23 的输入2脚、连接与门A25的输入1脚、连接与门A26的输入1脚、连接 与门A27的输入1脚、连接与门A28的输入2脚；异或门XR10的输出3 脚同时连接异或门XR17的输入1脚、连接与门A15的输入4脚、连接与 门A16的输入4脚、连接与门A20的输入3脚、连接与门A21的输入3 脚、连接与门A22的输入3脚、连接与门A25的输入2脚、连接与门A26 的输入2脚、连接与门A27的输入2脚、连接与门A29的输入l脚、连接 与门A30的输入1脚、连接与门A31的输入1脚；异或门XR11的输出3 脚同时连接异或门XR18的输入1脚、连接与门A15的输入5脚、连接与 门A20的输入4脚、连接与门A21的输入4脚、连接与门A25的输入3 脚、连接与门A26的输入3脚、连接与门A29的输入2脚、连接与门A30 的输入2脚、连接与门A32的输入1脚、连接与门A33的输入1脚；异或 门XR12的输出3脚同时连接异或门XR19的输入1脚、连接与门A20的 输入5脚、连接与门A25的输入4脚、连接与门A29的输入3脚、连接与 门A32的输入2脚、连接与门A34的输入1脚；与门A15、 A16、 A17、 A18、 A19的输出7脚、6脚、5脚、4脚、3脚依次连接或门R2的输入1 脚、2脚、3脚、4脚、5脚；与门A20、 A21、 A22、 A23、 A24的输出7 脚、6脚、5脚、4脚、3脚依次连接或门R3的输入1脚、2脚、3脚、4 脚、5脚；与门A25、 A26、 A27、 A28的输出6脚、5脚、4脚、3脚依次 连接或门R4的输入1脚、2脚、3脚、4脚；与门A29、 A30、 A31的输出 5脚、4脚、3脚依次连接或门R5的输入1脚、2脚、3脚；与门A32、 A33 的输出4脚、3脚依次连接或门R6的输入1脚、2脚；与门A34的输出3 脚依次连接或门R7的输入1脚;或门R2的输出7脚同时连接异或门XR13的输入2脚、与门A35的输入2脚；或门R3的输出7脚连接异或XRi4 的输入2脚；或门R4的输出6脚连接异或门XR15的输入2脚；或门R5 的输出5脚连接异或门XR16的输入2脚；或门R6的输出4脚连接异或门 XR17的输入2脚；或门R7的输出3脚连接异或门XR18的输入2脚；与 门A35的输出3脚连接与门A20的输入6脚、连接与门A25的输入5脚、 连接与门A29的输入4脚、连接与门A32的输入3脚、连接与门A34的 输入2脚、连接异或门XR19的输入2脚、连接二次加法器ADD7618的输 出F8脚；异或门XR13的输出3脚连接二次加法器ADD7618的输出F7 脚；异或门XR14的输出3脚连接二次加法器ADD7618的输出F6脚；异 或门XR15的输出3脚连接二次加法器ADD7618的输出F5脚；异或门XR16 的输出3脚连接二次加法器ADD7618的输出F4脚；异或门XR17的输出 3脚连接二次加法器ADD7618的输出F3脚；异或门XR18的输出3脚连 接二次加法器ADD7618的输出F2脚；异或门XR19的输出3脚连接二次 加法器ADD7618的输出Fl脚。
当第一个加数为(1111111) B，第二个加数为(011111) B， Xl二l、 X2 = l、 X3 = l、 X4 = l、 X5 = K X6=l、 X7=l、 Yl = l、 Y2 = l、 Y3 = l、 Y4=l、 Y5 = l、 Y6二0，得到A9的输入1脚为1、输入2脚为O，所以A9 的输出3脚为0;得到XR7的输入1脚为1、输入2脚为O，所以XR7的输 出3脚为1;得到A10的输入1脚为1、输入2脚为l,所以A10的输出3 脚为1;得到XR8的输入1脚为1、输入2脚为1，所以XR8的输出3脚为 0;得到A11的输入1脚为1、输入2脚为l，所以All的输出3脚为1;得 到XR9的输入1脚为1、输入2脚为l,所以XR9的输出3脚为0;得到 A12的输入l脚为l、输入2脚为1,所以A12的输出3脚为1;得到XRIO 的输入l脚为1、输入2脚为1,所以XR10的输出3脚为0;得到A13的输 入l脚为l、输入2脚为1,所以A13的输出3脚为1;得到XR11的输入1 脚为1、输入2脚为l，所以XRll的输出3脚为0;得到A14的输入l脚为 1、输入2脚为1,所以A14的输出3脚为1;得到XR12的输入1脚为1、 输入2脚为l,所以XR12的输出3脚为0;得到A15的输入1脚为1、输入 2脚为0、输入3脚为0、输入4脚为0、输入5脚为0、输入6脚为1，所 以A15的输出7脚为0;得到A16的输入1脚为1、输入2脚为0、输入3 脚为0、输入4脚为0、输入5脚为1,所以A16的输出6脚为0;得到A17的输入i脚为1、输入2脚为0、输入3脚为0、输入4脚为i,所以Ai7 的输出5脚为0;得到A18的输入1脚为1、输入2脚为0、输入3脚为 1,所以A18的输出4脚为0;得到A19的输入1脚为1、输入2脚为1,所 以A19的输出3脚为1;得到R2的输入1脚为0、输入2脚为0、输入3 脚为0、输入4脚为0、输入5脚为1、输入6脚为0,所以R2的输出7脚 为1;得到A35的输入1脚为1、输入2脚为l,所以A35的输出3脚为1， 即F8为1，这样就构成ADD7681的第三个加数为(l)B;得到XR13的 输入1脚为l,输入2脚为l，所以XR13的输出3脚为O，即F7为0;得到 A20的输入1脚为0、输入2脚为0、输入3脚为0、输入4脚为0、输入 5脚为0、输入6脚为1，所以A20的输出7脚为0;得到A21的输入1脚 为0、输入2脚为0、输入3脚为0、输入4脚为0、输入5脚为1,所以 A21的输出6脚为0;得到A22的输入1脚为0、输入2脚为0、输入3脚 为0、输入4脚为1，所以A22的输出5脚为0;得到A23的输入1脚为0、 输入2脚为0、输入3脚为1，所以A23的输出4脚为0;得到A24的输入 1脚为0、输入2脚为1，所以A24的输出3脚为0;得到R3的输入1脚为 0、输入2脚为0、输入3脚为0、输入4脚为0、输入5脚为1、输入6脚 为l,所以R3的输出7脚为1;得到XR14的输入1脚为1，输入2脚为1， 所以XR14的输出3脚为O，即F6为0;得到A25的输入1脚为0、输入2 脚为0、输入3脚为0、输入4脚为0、输入5脚为1，所以A25的输出6 脚为0;得到A26的输入1脚为0、输入2脚为0、输入3脚为0、输入4 脚为1，所以A26的输出5脚为0;得到A27的输入1脚为0、输入2脚为
0、 输入3脚为1，所以A27的输出4脚为0;得到A28的输入1脚为1、 输入2脚为0，所以A28的输出3脚为0;得到R4的输入1脚为0、输入2 脚为0、输入3脚为0、输入4脚为0、输入5脚为1,所以R4的输出6脚 为h得到XR15的输入1脚为O，输入2脚为l,所以XR14的输出3脚为
1, 即F5为1;得到A29的输入1脚为0、输入2脚为0、输入3脚为0、输 入4脚为1,所以A29的输出5脚为0;得到A30的输入1脚为0、输入2 脚为0、输入3脚为1，所以A30的输出4脚为0;得到A31的输入1脚为 0、输入2脚为1，所以A31的输出3脚为0;得到R5的输入1脚为0、输 入2脚为0、输入3脚为0、输入4脚为1,所以R5的输出5脚为1;得到 XR16的输入1脚为0,输入2脚为1，所以XR16的输出3脚为l，即F4为1;得到A32的输入i脚为0、输入2脚为0、输入3脚为i,所以A32的输出 4脚为0;得到A33的输入i脚为0、输入2脚为1，所以A33的输出3脚 为0;得到R6的输入1脚为0、输入2脚为0、输入3脚为1,所以R6的 输出4脚为1;得到XR17的输入1脚为O，输入2脚为l，所以XR17的输出 3脚为l,即F3为1;得到A34的输入1脚为0、输入2脚为1，所以A34 的输出3脚为0;得到R7的输入1脚为0、输入2脚为1,所以R7的输出 3脚为1;得到XR18的输入1脚为O，输入2脚为l,所以XR18的输出3脚 为l，即F2为l;得到XR19的输入1脚为O,输入2脚为l,所以XR19的输出 3脚为l，即Fl为1;所以(1111111) B+ (Olim) B+ (1) B= (10011111) B。
因为ADD617的X6、 X5、 X4、 X3、 X2、 XI构成ADD617的第一个 加数，ADD617的Yl构成ADD617的第二个加数，除法器的输入端II、 12、 13、 14、 15、 16、 17、 18、 19、 110、 111、 112、 113分别为0、 1、 1、 1、 1、 1、 1、 1、 1、 1、 1、 1、 1，即ADD617的第一个加数为111213141516= (011111) B得到异或门XR1、 XR2、 XR3、 XR4、 XR5、 XR6的输出3 脚分别为1、 0、 0、 0、 0、 0;得到Al的输入1脚、2脚、3脚、4脚、5 脚、6脚、7脚分别为1、0、0、0、0、0、 l,所以Al的输出8脚为0; ADD7681 的输出脚F8、 F7、 F6、 F5、 F4、 F3、 F2、 Fl分别为1、 0、 0、 1、 1、 1、 1、 l,得到Rl的输入1脚为O，输入2脚为l,所以Rl的输出3脚为l,即 ADD617的第二个加数为Yl= (1) B， (011111) B+ (1) B二0100000B， 所以ADD617的输出脚F7、 F6、 F5、 F4、 F3、 F2、 Fl分别为0、 1、 0、 0、 0、 0、 0;所以OO、 Ol、 02、 03、 04、 05、 06分别为0、 1、 0、 0、 0、
0、 0，即商为00010203040506= (0100000) B二 (32) D。
因为非门Nl的输入1脚为O，所以非门Nl的输出2脚为1; ADD7618 的输出脚F8、 F7、 F6、 F5、 F4、 F3、 F2、 Fl分别为1、 0、 0、 1、 1、 1、
1、 1,得到与门A2、 A3、 A4、 A5、 A6、 A7、 A8的输入1脚全为1、输入 2脚分别为0、 0、 1、 1、 1、 1、 1，所以与门A2、 A3、 A4、 A5、 A6、 A7、 A8的输出3脚分别为0、 0、 1、 1、 1、 1、 1，艮卩07、 08、 09、 010、 011、 012、 013分别为0、 0、 1、 1、 1、 1、 l,故余数为070809010011012013 =(0011111) B二 (31) D。
实施例2被除数为0-163S3，除数为127X2"，当n=l吋的快速运算的除法器 的电路原理图如图2所示。电路的连接关系是在图1的基础上增加了一条 从输入到输出的连线1141 一0141。当ADD7618采用七位二进制数加七位 二制数再加一位二进制数，和数是八位二进制的加法器时第二个加数最低 六位以外的各位置0。其它电路连接关系与实施例1相同。
当1112I3I4I5I6I7I8I91101111121131141 二 ( 11000000000010)B = (12290 ) D时，因为ADD7618的X7、 X6、 X5、 X4、 X3、 X2、 X1构成ADD7618 的第一个加数，ADD7618的Y6、 Y5、 Y4、 Y3、 Y2、 Yl构成ADD7618 的第二个加数，这样ADD7618的第一个加数为(0000001) B，第二个加 数为(110000 ) B, (0000001 ) B+ (110000 ) B = (00110001 ) B ，得到ADD7618 的F8为O,这样就构成ADD7618的第三个加数为(0) B， (00110001) B+ (0) B二 (00110001) B，所以ADD7618的F8、 F7、 F6、 F5、 F4、 F3、 F2、 F1分别为0、 0、 1、 1、 0、 0、 0、 1; ADD7618采用七位二进制数加七位 二制数和数再加一位二进制数，和数是八位二进制的加法器实现，第二个 加数最低六位以外的各位置0。因此七位二进制数加七位二制数再加一位 二进制数，和数是八位二进制的加法器的第一个加数为(0000001) B，第 二个加数为(0110000) B， (0000001) B+ (0110000) B= (00110001) B， 得到ADD7618的F8为O,这样就构成ADD7618的第三个加数为(0) B， (00110001) B+ (0) B= (00110001) B，所以ADD7618的F8、 F7、 F6、 F5、 F4、 F3、 F2、 Fl分另lj为0、 0、 1、 1、 0、 0、 0、 1。
因为ADD617的X6、 X5、 X4、 X3、 X2、 XI构成ADD617的第一个 加数，ADD617的Yl构成ADD617的第二个加数，所以ADD617的第一 个加数为111213141516= (110000) B，得到异或门XR1、 XR2、 XR3、 XR4、 XR5、 XR6的输入1脚分别为1、 1、 0、 0、 0、 0，输入2脚分别为0、 0、 0、 0、 0、 1。所以异或门XR1、 XR2、 XR3、 XR4、 XR5、 XR6的输出3脚分 别为1、 1、 0、 0、 0、 1;得到与门Al的输入1脚、2脚、3脚、4脚、5 脚、6脚、7脚分别为0、 1、 0、 0、 0、 1、 1，所以与门A1的输出8脚为 0;得到非门Nl的输入1脚为O,所以Nl的输出2脚为1;得到或门Rl的 输入1脚为0、输入2脚为O,所以Rl的输出3脚为O,即构成ADD617的第 二个加数Yl- (0) B， (110000) B+ (0) B= (110000) B，所以ADD617 的F7、 F6、 F5、 F4、 F3、 F2、 Fl分另U为0、 1、 1、 0、 0、 0、 0;所以00、Oi 、02、03、04、05、06 '分另廿为0、 i、 1 、0、0、0、0，即商为O0O10203040506 =(0110000) B= (48) D。
当ADD617采用六位二进制数加一位二进制和数是七位二进制的加法 器时，电路连接关系如图4所示。输入XI脚同时连接与门A36的输入6 脚、与门A37的输入5脚、与门A38的输入4脚、与门A39的输入3脚、 与门A40的输入2脚、与门A41的输入1脚、异或门XR25的输入1脚； 输入X2脚同时连接与门A36的输入5脚、与门A37的输入4脚、与门A38 的输入3脚、与门A39的输入2脚、与门A40的输入1脚、异或门XR24 的输入1脚；输入X3脚同时连接与门A36的输入4脚、与门A37的输入 3脚、与门A38的输入2脚、与门A39的输入1脚、异或门XR23的输入 l脚；输入X4脚同时连接与门A36的输入3脚、与门A37的输入2脚、 与门A38的输入1脚、异或门XR22的输入1脚；输入X5脚同时连接与 门A36的输入2脚、与门A37的输入1脚、异或门XR21的输入1脚；输 入X6脚同时连接与门A36的输入1脚、异或门XR20的输入1脚；输入 Yl脚同时连接与门A36的输入7脚、与门A37的输入6脚、与门A38的 输入5脚、与门A39的输入4脚、与门A40的输入3脚、与门A41的输 入2脚、异或门XR25的输入2脚；与门A36的输出8脚连接加法器的输 出F7脚；与门A37的输出7脚连接异或门XR20的输入2脚；与门A38 的输出6脚连接异或门XR21的输入2脚；与门A39的输出5脚连接异或 门XR22的输入2脚；与门A40的输出4脚连接异或门XR23的输入2脚； 与门A41的输出3脚连接异或门XR24的输入2脚；异或门XR20的输出 3脚连接加法器的输出F6脚；异或门XR21的输出3脚连接加法器的输出 F5脚；异或门XR22的输出3脚连接加法器的输出F4脚；异或门XR23 的输出3脚连接加法器的输出F3脚；异或门XR24的输出3脚连接加法器 的输出F2脚；异或门XR25的输出3脚连接加法器的输出Fl脚。
当第一个加数为(111111) B、第二个加数为(1) B时，Xl = l、 X2 -1、 X3 = l、 X4=l、 X5 = l、 X6=l、 Y1二1,得到A36的输入1脚为1、 输入2脚为1、输入3脚为1、输入4脚为1、输入5脚为1、输入6脚为 1、输入7脚为1，所以A36的输出8脚为1，即F7为1;得到A37的输入1 脚为1、输入2脚为1、输入3脚为1、输入4脚为1、输入5脚为1、输 入6脚为l，所以A37的输出7脚为1;得到A38的输入1脚为1、输入2n上rt w' 々八 、一 n丄r 、f >八 、 nX" 、J一入 、 一 n丄w 、f - r-r^i、'， 一^ 上/_上& , ' , , n丄"
脚刀K御』八J脚刀1、柳八4脚刀1、聯I八)脚刀1,尸/T" A州tfj顿出0脚 为1;得到A39的输入1脚为1、输入2脚为1、输入3脚为1、输入4脚 为1,所以A39的输出5脚为1;得到A40的输入1脚为1、输入2脚为1、 输入3脚为1，所以A40的输出4脚为1;得到A41的输入1脚为1、输入 2脚为l,所以A41的输出3脚为1;得到XR20的输入1脚为1、输入2脚 为l,所以XR20的输出3脚为O,即F6为0;得到XR21的输入1脚为1、 输入2脚为l，所以XR21的输出3脚为O，即F5为0;得到XR22的输入1 脚为1、输入2脚为l,所以XR22的输出3脚为O,即F4为0;得到XR23 的输入1脚为1、输入2脚为l,所以XR23的输出3脚为O，即F3为0;得 到XR24的输入1脚为1、输入2脚为l,所以XR24的输出3脚为O,即F2 为0;得到XR25的输入1脚为1、输入2脚为1,所以XR25的输出3脚为 O，即Fl为0;所以(111111) B+ (1) B= (1000000) B。
因为ADD7618的输出脚F7、 F6、 F5、 F4、 F3、 F2、 F1构成与门A2、 A3、 A4、 A5、 A6、 A7、 A8的第二个输入，分别为0、 1、 1、 0、 0、 0、 1; 非门Nl的输出2脚构成与门A2、 A3、 A4、 A5、 A6、 A7、 A8的第一个 输入，全部为1。所以与门A2、 A3、 A4、 A5、 A6、 A7、 A8的输出3脚 分别为O、 1、 1、 0、 0、 0、 1,艮卩07、 08、 09、 010、 Oll、 012、 013分 别为0、 1、 1、 0、 0、 0、 1，又0141=0,所以余数为(01100010) B= (98) D。
所以(11000000000010) B= (12290)除以(254) D商为(0110000) B= (48) D余数为(01100010) B= (98) D。
权利要求
1. 一种除数是127×2n的快速除法器，其特征在于其电路连接关系是输入端I13连接二次加法器ADD7618的X1脚、同时连接异或门XR6的输入2脚；输入端I12连接二次加法器ADD7618的X2脚、同时连接异或门XR5的输入2脚；输入端I11连接二次加法器ADD7618的X3脚、同时连接异或门XR4的输入2脚；输入端I10连接二次加法器ADD7618的X4脚、同时连接异或门XR3的输入2脚；输入端I9连接二次加法器ADD7618的X5脚、同时连接异或门XR2的输入2脚；输入端I8连接二次加法器ADD7618的X6脚、同时连接异或门XR1的输入2脚；输入端I7连接二次加法器ADD7618的X7脚、同时连接与门A1的输入1脚；输入端I6同时连接二次加法器ADD7618的Y1脚、连接异或门XR6的输入1脚、连接加法器ADD617的X1脚；输入端I5同时连接二次加法器ADD7618的Y2脚、连接异或门XR5的输入1脚、连接加法器ADD617的X2脚；输入端I4同时连接二次加法器ADD7618的Y3脚、连接异或门XR4的输入1脚、连接加法器ADD617的X3脚；输入端I3同时连接二次加法器ADD7618的Y4脚、连接异或门XR3的输入1脚、连接加法器ADD617的X4脚；输入端I2同时连接二次加法器ADD7618的Y5脚、连接异或门XR2的输入1脚、连接加法器ADD617的X5脚；输入端I1同时连接二次加法器ADD7618的Y6脚、连接异或门XR1的输入1脚、连接加法器ADD617的X6脚；二次加法器ADD7618的输出F1脚连接与门A8的输入2脚；二次加法器ADD7618的输出F2脚连接与门A7的输入2脚；二次加法器ADD7618的输出F3脚连接与门A6的输入2脚；二次加法器ADD7618的输出F4脚连接与门A5的输入2脚；二次加法器ADD7618的输出F5脚连接与门A4的输入2脚；二次加法器ADD7618的输出F6脚连接与门A3的输入2脚；二次加法器ADD7618的输出F7脚连接与门A2的输入2脚；二次加法器ADD7618的输出F8脚连接或门R1的输入2脚；异或门XR1的输出3脚连接与门A1的输入7脚；异或门XR2的输出3脚连接与门A1的输入6脚；异或门XR3的输出3脚连接与门A1的输入5脚；异或门XR4的输出3脚连接与门A1的输入4脚；异或门XR5的输出3脚连接与门A1的输入3脚；异或门XR6的输出3脚连接与门A1的输入2脚；与门A1的输出8脚连接非门N1的输入1脚、同时连接或门R1的输入1脚；或门R1的输出3脚连接加法器ADD617的输入Y1脚；非门N1的输出2脚同时连接与门A2的输入1脚、与门A3的输入1脚、与门A4的输入1脚、与门A5的输入1脚、与门A6的输入1脚、与门A7的输入1脚、与门A8的输入1脚；加法器ADD617的输出F1脚连接除法结果的二进制的商06端；加法器ADD617的输出F2脚连接除法结果的二进制的商05端；加法器ADD617的输出F3脚连接除法结果的二进制的商04端；加法器ADD617的输出F4脚连接除法结果的二进制的商03端；加法器ADD617的输出F5脚连接除法结果的二进制的商02端；加法器ADD617的输出F6脚连接除法结果的二进制的商01端；加法器ADD617的输出F7脚连接除法结果的二进制的商00端；与门A2的输出3脚连接除法结果的二进制的余数07端；与门A3的输出3脚连接除法结果的二进制的余数08端；与门A4的输出3脚连接除法结果的二进制的余数09端；与门A5的输出3脚连接除法结果的二进制的余数010端；与门A6的输出3脚连接除法结果的二进制的余数011端；与门A7的输出3脚连接除法结果的二进制的余数012端；与门A8的输出3脚连接除法结果的二进制的余数013端。
2. 根据权利要求1所述的除数是127X2"的快速除法器，其特征在于 在二次加法器ADD7618和与门A8的右边增加n条从输入到输出的连线 1141—0141、 1142 — 0142、 1143 — 0143、 ......114n—014n。
3. 根据权利要求1或2所述的除数是127X2"的快速除法器，其特征在 于所述的二次加法器ADD7618是能完成第一个加数最少是七位，第二 个加数最少是六位，第三个加数最少是一位，和数最少是八位功能的加法器o
4. 根据权利要求1或2所述的除数是127X2n的快速除法器，其特征在 于所述的加法器ADD617是能完成第一个加数最少是六位，第二个加数 最少是一位，和数最少是七位功能的加法器。
全文摘要
本发明涉及一种除数是127×2ⁿ的快速除法器，其创新之处是采用不同的加法器和与门或非门连接构成的一种特殊除法器，其输入端构成二进制的被除数，一个输出端构成除法结果的二进制的商，另一个输出端构成除法结果的二进制的余数。该除法器可以进行除数为127×2ⁿ，被除数为0～8191×2ⁿ+2ⁿ-1，当n＝0、1、2、…n整数时的快速运算。该除法器结构简单，使用的元器件少，造价低。在某些特殊场合下，有不可替代的作用。可广泛应用于数字信号处理系统中。
文档编号G06F7/535GK101499001SQ20091006811
公开日2009年8月5日 申请日期2009年3月13日 优先权日2009年3月13日
发明者健 任, 刘新钰, 宗燕燕, 倩 张, 张德林, 杜洪伟, 旭 杨, 杨娟素, 武金木, 伟 王, 董艳艳, 谷兆麟, 赵海霞 申请人:天津工程师范学院