专利名称：一种可重构i/o芯片的制作方法
技术领域：
本发明涉及一种I/O芯片的硬件结构，具体是涉及一种高速传输关联数据流的可 重构1/0接口。
背景技术：
所谓数字化就是将模拟量离散为"O"与"l"的数据流。所谓数字设备就是对输入
数据流进行数字处理以产生所需要的结果。因而，从数据流的观点来看，任何数字设备都是 数据流的合成装置。数字电视将视频与音频的多维数据流合成为图像与声音协调一致的画
面，数控机床将X、 Y、 Z轴的多维数据流合成为运动轨迹，等等。 对于多维数据流，在每个时序点上，如果数据流之间的"0""1"信息是相互依存的， 这种耦合关系称之为时序关联性，其"O" "l"分布则称之为该多维数据流在该时序点的状 态。相互之间具有时序关联性的多维数据流称之为关联数据流。上述视频与音频的多维数 据流和X、 Y、 Z轴的多维数据流都是关联数据流。 因此，对于关联数据流的控制技术是一项涉及任何数字设备的基本技术。在数字 处理过程中，可以在输入、加工与输出等不同的子过程中对关联数据流实施控制。由于不涉 及信息处理过程中因算法复杂性所产生的非线性不确定性，在输入过程中对关联数据流实 施控制的优点是显而易见的。 关联数据流的普遍性、嵌入式系统的发展与可重构技术都要求I/O接口的可重构 性，众多的总线导致现有1/0接口芯片种类繁多，不同的接口标准产生了许多专用芯片，没 有可重构性。 其次，现有技术基于起点同步，均采用同步技术以实现数据传输的起点同步，即保 证关联数据流在同一时刻"起动"。然而，关联数据流的本质却是终点同步即关联数据流同 时到达终点，现有技术采用起点同步导致关联数据流控制复杂和重构困难。
发明内容
多维关联数据流的动态同步涉及下述四个问题。第一、必须配置大存储能力的存 储器和发送数据流的高速管道，保证发送关联数据流的强实时性。第二、每个数据流的发射 速度应是可实时控制的。第三、实时检测关联数据流的时滞，实时调节关联数据流的发射速
度。第四、串行i/o接口可实时编程，以适应不同的总线环境。本发明要解决的技术问题是
提出一种可重构1/0芯片，为关联数据流在不同的总线环境中的终点同步与动态同步提供
可重构i/o接口芯片，为数字设备中普遍存在的关联数据流的终点同步问题提供一种开放
式通用1/0接口器件。 本发明的可重构I/O芯片包括一个微处理器；与所述微处理器连接的一个数据 流驱动器；与所述微处理器和所述数据流驱动器连接的一个功能寄存器，用于对数据流驱 动器的数据流传输操作进行控制；与所述数据流驱动器连接的一个交叉开关；与所述交叉 开关连接的1/0端口 ；与所述数据流驱动器连接的一个DMA控制器；所述数据流驱动器、功能寄存器和1/0端口统一编址。 所述数据流驱动器包括一个nXm移位寄存器矩阵。本发明采用l个m位字长的 移位寄存器来发送/接收串行数据。n个长为m位的移位寄存器组成一个nXm的移位寄存 器矩阵，其中n个移位寄存器是各自独立的。移位寄存器配置功能寄存器，所述功能寄存器 包括n个移位操作控制器及其他寄存器。 每个移位操作控制器包括1个比特率寄存器，用于设定移位寄存器的移位速度， 也就是每次数据流传输的比特率；还包括1个比特数寄存器，用于设定每次传输数据流的 比特数；还包括1个启动定时器，用于设定传输数据流的启动时刻；还包括1个速度定时 器，用于设定数据流在每次传输时的传输速度。 所述功能寄存器还包括1个收发寄存器，用于设定n个移位寄存器的左移或右移， 相应于数据流的发送或接收。所述功能寄存器还包括1个状态寄存器，用于设定n个移位 寄存器的激活或休眠状态。 所述数据流驱动器还包括一个软移位寄存器矩阵。所述移位寄存器矩阵与所述软 移位寄存器矩阵之间用硬件或软件实现数据流的交换。由于芯片技术的限制，移位寄存器 不能过长，为此采用1个FIFO缓存器作为数据流缓存器，并用专用装载指令实现数据流缓 存器与所述nXm移位寄存器矩阵之间交换数据流，构成一个kXm的软移位寄存器矩阵。所 述nXm移位寄存器矩阵与所述kXm软移位寄存器矩阵，称之为数据流驱动器。k为M级甚 至G级，因而，对用户而言，数据流驱动器是一个M级甚至G级的n队列海量数据流驱动器。
—个数据流发送结束，FIFO的专用装载指令则将下一个数据流写入移位寄存器矩 阵；接收时，移位寄存器矩阵为满则FIFO的专用装载指令将数据流从移位寄存器矩阵写入 FIF0缓存器。 FIFO缓存器为空则自动启动DMA操作从存储器取数据流。FIFO缓存器为满则自 动启动DMA操作将数据流写入存储器。 数据流驱动器中每个移位寄存器通过可编程逻辑阵列(FPGA)构建的交叉开关 (Crossbar)与1/0端口连接。 所述功能寄存器还包括若干个路径寄存器用于动态设定交叉开关，因而数据流驱
动器中的每个移位寄存器与每个1/0端口之间可实现动态连接。 所述FIFO缓存器、所述移位寄存器矩阵、功能寄存器、I/O端口统一编址。 为使I/0接口具有通用性与良好的扩展性，采用FPGA实现上述功能及其他辅助劝
能所需要的组合逻辑和时序逻辑，且留有一定容量的FPGA供用户使用。 本发明与现有技术对比所具有的有益效果是 1.本发明的可重构I/O芯片中，数据流驱动器包括多个独立的移位寄存器，通过 功能寄存器的设定，对于每个数据流，可以控制其输入、输出方式、时间、速度等，从而为关
联数据流的终点同步提供了标准化i/o接口，其控制简单、实时性强。 2.本发明的可重构I/O芯片采用路径寄存器设定的交叉开关连接数据流驱动器 与I/O端口 ，采用各种功能寄存器设定I/O接口参数，具有良好的可重构性。只须简单地运 行重构程序对1/0接口进行实时设置，便可实现1/0接口的重构，以适应不同的总线环境。
3.本发明的可重构I/O芯片配置大容量FIFO缓存器，从而构成可实时编程的G级 的n通道海量超高速串行或串并混合的数据流分配器。
图1是具体实施方式
的功能模块图。
具体实施例方式
如图1中虚线框中所示，可重构I/O芯片包括微处理器1、与微处理器1连接的 FIFO缓存器3、与FIFO缓存器3连接的移位寄存器矩阵4、与微处理器1和移位寄存器矩 阵4连接的功能寄存器2、与微处理器1连接的路径寄存器7、与移位寄存器矩阵4和路径 寄存器7连接的交叉开关5、与交叉开关5连接的I/O端口 6、与FIFO缓存器3连接的DMA 控制器9。 DMA控制器9与单片机使用中配置的随机存储器8连接，从而获得外界数据来源。
数据流驱动器包括32个独立的16位移位寄存器构成的一个移位寄存器矩阵4和 一个FIFO缓存器3构成的软移位寄存器矩阵。FIFO缓存器3的专用装载指令从FIFO缓存 器3中读取数据流并装入移位寄存器矩阵4，然后通过交叉开关5发送给1/0端口 6 ;或者 移位寄存器矩阵4从I/O端口 6通过交叉开关接收数据流，然后写入FIFO缓存器3。
FIFO缓存器3和移位寄存器矩阵4构成1个海量的数据流驱动器。
功能寄存器2包括以下寄存器由比特率寄存器、比特数寄存器、启动定时器和速 度定时器构成的移位操作控制器，以及收发寄存器、状态寄存器、路径寄存器。
各个寄存器的功能如下 32个比特率寄存器，设定32个移位寄存器在每次数据流传输中的比特率；
32个比特数寄存器，设定32个移位寄存器在每次传输数据流时的比特数，即数据 流驱动器发送或接收的信息量，在脉冲方式下每次操作发送/接收1比特信息，在增量方式 下每次操作发送或接收若干字节的信息； 32个启动定时器，设定32个移位寄存器在每次数据流传输时的启动时刻；
32个速度定时器，设定32个移位寄存器在每次数据流传输时的传输速度；
1个32位的收发寄存器，设定32个移位寄存器的左移或右移，对应数据流的发送 或接收； 1个32位的状态寄存器，设定32个移位寄存器的激活或休眠状态； 1个采用FPGA构建的交叉开关，设定数据流驱动器与I/O端口的连接； 若干个路径寄存器，用于劝态调整交叉开关，实现数据流驱动器与I/0端口之间
的动态连接。 所述FIFO缓存器3、所述移位寄存器矩阵4、所述功能寄存器2、所述I/O端口 6统
一编址。 所述FIFO缓存器3采用硬件实现所述FIFO缓存器与所述移位寄存器矩阵之间交 换数据流，也可以采用软件实现所述FIFO缓存器与所述移位寄存器矩阵之间交换数据流。
以上所描述的可重构1/0芯片的重构方法极为简单，只须运行一个重构程序便可 实现I/0接口的重构。 以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定 本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的 保护范围。
权利要求
一种可重构I/O芯片，其特征在于，包括一个微处理器；与所述微处理器连接的一个数据流驱动器；与所述微处理器和所述数据流驱动器连接的一个功能寄存器，用于对数据流驱动器的数据流传输操作进行控制；与所述数据流驱动器连接的一个交叉开关；与所述交叉开关连接的I/O端口；与所述数据流驱动器连接的一个DMA控制器；所述数据流驱动器、功能寄存器和I/O端口统一编址。
2. 如权利要求1所述的可重构I/O芯片，其特征还在于所述数据流驱动器包括一个 nXm移位寄存器矩阵，所述nXm移位寄存器矩阵由n个m位移位寄存器构成；所述n个移 位寄存器是独立的移位寄存器。
3. 如权利要求2所述的可重构I/O芯片，其特征还在于所述数据流驱动器还包括一 个软移位寄存器矩阵；所述软移位寄存器矩阵由FIFO缓存器构成。
4. 如权利要求3所述的可重构I/O芯片，其特征还在于所述移位寄存器矩阵与所述 软移位寄存器矩阵之间用硬件实现数据流的交换。
5. 如权利要求3所述的可重构I/0芯片，其特征还在于，所述移位寄存器矩阵与所述软移位寄存器矩阵之间用软件实现数据流的交换。
6. 如权利要求4或5所述的可重构I/O芯片，其特征还在于，所述功能寄存器包括n个 移位操作控制器，所述每个移位操作控制器包括用于在每次传输数据流时设定移位寄存器的比特率的比特率寄存器；用于在每次传输数据流时设定移位寄存器传输的比特数的比特数寄存器；用于在每次传输数据流时设定移位寄存器传输数据流的启动时刻的启动定时器；用于在每次传输数据流时设定移位寄存器的传输速度的速度定时器。
7. 如权利要求6所述的可重构I/O芯片，其特征还在于所述功能寄存器还包括用于 设定n个移位寄存器左移或右移状态的一个收发寄存器。
8. 如权利要求6所述的可重构1/0芯片，其特征还在于所述功能寄存器还包括用于 设定n个移位寄存器的激活或休眠状态的一个状态寄存器。
9. 如权利要求6所述的可重构I/O芯片，其特征还在于所述功能寄存器还包括多个 路径寄存器；所述路径寄存器用于动态调整所述交叉开关，实现所述数据流驱动器与所述 1/0端口之间的动态连接。
全文摘要
本发明公开了一种可重构I/O芯片，采用功能寄存器控制下的数据流驱动器高速传输关联数据流，为关联数据流在不同的总线环境中的终点同步与动态同步提供一种海量超高速的数据流分配器，为数字设备中普遍存在的关联数据流提供一种开放的可重构的I/O接口器件。
文档编号G06F13/28GK101697147SQ20091019067
公开日2010年4月21日 申请日期2009年9月29日 优先权日2009年9月29日
发明者江俊逢, 江灏 申请人:江俊逢;江灏;