专利名称：一种多核处理器与二级缓存之间的通讯模块的制作方法
技术领域：
本实用新型涉及一种通讯模块，具体地说是一种多核处理器与二级缓存之间的通
讯模块。
2背景技术：
为了让处理器能更快的处理各种任务，对处理器主频的要求越来越高，然而随着 频率的升高，对生产工艺的要求也越来越苛刻，晶体管各种短沟道效应的影响越来越大，使 得处理器频率的升高遇到了瓶颈，在这个时候，人们考虑从处理器结构上进行改进，从而产 生了多核处理器，与单核处理器相比，多核处理器有很多优势，首先是速度上的提升，运用 多线程，可以让多个CPU来并行运行，可以同时执行多条指令，从而大大提升了处理器的处 理；另外可以提高处理器的主频，由于单芯片多处理器的结构和控制逻辑相对简单，包含较 少的全局信号，所以线延迟对其影响较少，因此，在同等工艺条件下，多核处理器的硬件实 现可以获得比单核处理器更高的工作频率，再者在软件设计上多核处理器可以有更大的选 择空间。 另外处理器缓存cache也是提高处理器运算速度很重要的一个部分。缓存是指 可以进行高速数据交换的存储器，先于内存跟CPU交换数据，所以速度很快。 一级缓存 (Llcache)是最先与CPU进行数据交换的模块，单由于面积和复杂度的问题不能做得很大， 所以对处理器速度影响最大的部分主要指二级缓存，二级缓存主要是为了提高数据交换的 速度，所以采用SRAM，但SRAM的成本较高，所以我们采用少量的L2cache通过一些算法来提 高数据交换的速度。 多核处理器和二级缓存是目前处理器中用来提高处理速度的两块很重要的部分， 所以用来实现这两部分通信的模块的重要性不言而喻。
发明内容本实用新型是针对上述现有技术的不足，提供一种多核处理器与二级缓存之间的 通讯模块。 本实用新型的一种多核处理器与二级缓存之间的通讯模块是按以下方式实现的， 结构包括多核处理器到二级缓存的通路p-c模块和二级缓存到多核处理器的通路c-p模 块；P-C模块中包含n个仲裁模块arbiter,而C_P模块则包含2n个仲裁模块arbiter,其 中n =二级缓存的数量；仲裁模块arbiter包括数据通路和控制模块。 二级缓存的数量n = 4。 仲裁模块arbiter的数据通路包括八条FIFO传输指令。 以上所述的P-C为Processor-Cache的縮写，C_P为Cache-Processor的縮写。 本实用新型的一种多核处理器与二级缓存之间的通讯模块使用在多核处理器与 二级缓存之间。 本实用新型和现有技术相比，具有以下突出的有益效果[0012] (1)运用多线程，可以让多个CPU来并行运行，可以同时执行多条指令，从而大大 提升了处理器的处理速度，多核处理器的硬件实现可以获得比单核处理器更高的工作频率。 (2) 二级缓存的应用进一步提高了数据交换的速度，再配合多核处理器的共同工 作，进一步提高了处理速度。
图1为一种多核处理器与二级缓存之间的通讯模块的结构框架示意图； 图2为一种多核处理器与二级缓存之间的通讯模块中仲裁模块arbiter的内部模 块框架示意图。 附图标记说明①、八核处理器，②、仲裁模块，③、P-C模块，④、C-P模块，⑤、四组 二级缓存， 、 FIFO传输指令，⑦、控制模块。
具体实施方式参照说明书附图对本实用新型的一种多核处理器与二级缓存之间的通讯模块作 以下详细地说明。 本实施例中多核处理器为八核处理器，二级缓存为四组。 如图l所示，本实用新型的一种多核处理器与二级缓存之间的通讯模块，结构
包括多核处理器到二级缓存的通路p-c模块③和二级缓存到多核处理器的通路c-p模 块 ;P-C模块③中包含n个仲裁模块arbiter②，而C-P模块④则包含2n个仲裁模块 arbiter②，其中n =二级缓存的数量；仲裁模块arbiter②包括数据通路和控制模块⑦， 二级缓存⑤的数量n二4。 如图2所示，仲裁模块arbiter②的数据通路包括八条FIFO传输指令⑥，并在工 作过称中汇总为总传输指令SUM。 本实用新型的一种多核处理器与二级缓存之间的通讯模块的工作过程如下 该实用新型的多核处理器与二级缓存通讯模块的功能主要由两部分实现，一部分 是八核处理器①到四组二级缓存⑤，P-C模块③实现八核处理器①到L2cahce之间的数据 通信，另一部分是四组二级缓存⑤到八核处理器①，C-P模块④实现L2cache到八核处理器 ①之间的数据通信。先分析p-c工作情况，当某个cpu得到指令后，要向内存的某个地址存 放数据，CPU通过数据线将数据送到P-C中，然后由产生的控制信号来确定将数据送到相应 的仲裁模块arbiter②中，最后送到对应的二级缓存和内存中去；再分析C-P工作情况，当 某个CPU得到指令后，要到相应的内存地址中取数据，首先由控制部分产生控制信号来确 定是否要取的地址在Llcache中存在，如果存在产生no cacheable信号给L2cache，直接从 Llcache中取得，否则将到L2cache中寻找。 另外控制模块还将产生数据最终传送给的CPU的ID以及对应的CUP中线程的ID， 最终从L2cache或者内存中得到的数据经过C_P的数据总线将传送到相应CPU的相应线程 中。 除说明书所述的技术特征外，均为本专业技术人员的已知技术。
权利要求一种多核处理器与二级缓存之间的通讯模块，其特征在于包括多核处理器到二级缓存的通路P-C模块和二级缓存到多核处理器的通路C-P模块；P-C模块中包含n个仲裁模块arbiter，而C-P模块则包含2n个仲裁模块arbiter，其中n＝二级缓存的数量；仲裁模块arbiter包括数据通路和控制模块。
2. 根据权利要求书l所述的一种多核处理器与二级缓存之间的通讯模块，其特征在于 n = 4。
3. 根据权利要求书l所述的一种多核处理器与二级缓存之间的通讯模块，其特征在于 仲裁模块arbiter的数据通路包括八条FIFO传输指令。
专利摘要本实用新型提供一种多核处理器与二级缓存之间的通讯模块，属于通讯模块领域，其结构包括多核处理器到二级缓存的通路P-C模块和二级缓存到多核处理器的通路C-P模块；P-C模块中包含n个仲裁模块arbiter，而C-P模块则包含2n个仲裁模块arbiter，其中n＝二级缓存的数量；仲裁模块arbiter包括数据通路和控制模块。该实用新型和现有技术相比，运用多线程，可以让多个CPU来并行运行，可以同时执行多条指令，从而大大提升了处理器的处理速度，二级缓存的应用进一步提高了数据交换的速度。
文档编号G06F12/08GK201444298SQ200920030659
公开日2010年4月28日 申请日期2009年7月29日 优先权日2009年7月29日
发明者于治楼, 李峰, 梁智豪 申请人:浪潮电子信息产业股份有限公