专利名称：一种高速并口接口电路的制作方法
技术领域：
本实用新型涉及并口接口电路，特别涉及高速并口接口电路。
背景技术：
随着现代信息化的高速发展，产生、传输、处理的信息量呈指数级增长，多媒体、 高速处理器、网络技术等对信号传输速度的要求越来越高，而并口作为通用电脑的标准配 置接口，由于其引脚众多、控制功能丰富且独立性强，在数据传输领域仍有其不可取代的地 位，而限制并口传输速度的一个重要环节就是接口电平转换速度，现有的并口接口电路很 容易使高频数据在接口电平转换的过程中产生畸变问题。
实用新型内容本实用新型的目的是克服上述现有并口接口电路很容易使高频数据在接口电平 转换的过程中产生畸变问题的缺点，提供一种高速并口接口电路。本实用新型解决其技术问题所采用的技术方案是，一种高速并口接口电路，包括 并口接口及外设接口，还包括数据电平高速转换电路及供电电路，所述并口接口通过数据 电平高速转换电路与外设接口连接，供电电路与数据电平高速转换电路连接。进一步的，所述供电电路包括电压输入端、电压转换电路及3. 3V电压输出端，所 述电压输入端通过电压转换电路与3. 3V电压输出端连接。具体的，所述电压输入端为USB接口。再进一步的，所述并口接口为DB25针式并行接口，可通过并口延长线与PC机标准 DB25孔式并口相连。具体的，所述数据电平高速转换电路包括集成电路一、集成电路二、集成电路三、 集成电路四、集成电路五、集成电路六、场效应管一、场效应管二、电容一、电容二、电容三、 电容四、电容五、电容六、电阻一、电阻二、电阻三、电阻四、电阻五、电阻六、电阻七、电阻八、 电阻九、电阻十、电阻十一、电阻十二、电阻十三、电阻十四、电阻十五、电阻十六及地线，所 述集成电路一的第二管脚通过电阻一与并口接口的第二管脚连接，集成电路二的第二管脚 通过电阻二与并口接口的第四管脚连接，集成电路三的第二管脚通过电阻三与并口接口 的第三管脚连接，集成电路四的第二管脚与电阻四的一端连接，电阻四的另一端与场效应 管二的第二管脚连接，集成电路五的第二管脚与电阻五的一端连接，电阻五的另一端与集 成电路六的第四管脚连接，集成电路六的第二管脚与电阻六的一端连接，电阻六的另一端 与外设接口的第四管脚连接，并通过电阻十四与外设接口的第五管脚连接，集成电路一的 第四管脚与电容一的一端连接，电容一的另一端与地线连接，集成电路二的第四管脚与电 容二的一端连接，电容二的另一端与地线连接，集成电路三的第四管脚与电容三的一端连 接，电容三的另一端与地线连接，集成电路四的第四管脚与电容四的一端连接，电容四的 另一端与地线连接，集成电路五的第四管脚与电容五的一端连接，电容五的另一端与地线 连接，集成电路六的第四管脚与电容六的一端连接，电容六的另一端与地线连接，集成电路一的第四管脚与电阻七的一端连接，电阻七另一端与场效应管二的第二管脚连接，集成 电路二的第四管脚与电阻八的一端连接，电阻八另一端与外设接口的第四管脚连接，并通 过电阻十四与外设接口的第五管脚连接，集成电路三的第四管脚与电阻九的一端连接，电 阻九另一端与场效应管一的第二管脚连接，集成电路四的第四管脚与电阻十的一端连接， 电阻十的另一端与并口接口的第十管脚连接，集成电路五的第四管脚与电阻十一的一端连 接，电阻十一的另一端与并口接口的第十二管脚连接，集成电路一、集成电路二、集成电路 三、集成电路四、集成电路五、集成电路六的第三管脚都与地线连接，第五管脚都与供电电 路的3. 3V电压输出端连接，场效应管一的第一管脚与电阻十二的一端连接，电阻十二的另 一端与供电电路的3. 3V电压输出端连接，场效应管二的第一管脚与电阻十三的一端连接， 电阻十三的另一端与供电电路的3. 3V电压输出端连接，场效应管一的第三管脚与外设接 口的第二管脚连接，场效应管二的第三管脚与外设接口的第三管脚连接，电阻十五的一端 与外设接口的第四管脚连接，另一端与外设接口的第五管脚连接并与地线连接，电阻十六 的一端与外设接口的第二管脚连接，另一端与外设接口的第五管脚连接并与地线连接，并 口接口的第六、第七、第八、第九、第十、第十一、第十二、第十三、第十八、第十九、第二十、第 二十一、第二十二、第二十三、第二十四、第二十五管脚都与地线连接。再进一步的，所述集成电路一、集成电路二、集成电路三、集成电路四、集成电路 五、集成电路六的型号为SN74AUP1G06。本实用新型的有益效果是，利用上述一种高速并口接口电路，增强了并口数据传 输能力，IMHZ以上高频数据无明显畸变，完全满足IIC快速模式下400KHZ的传输要求，大大 降低了高速数据传输经过电平转换时的电平畸变，提高了数据接收的稳定性，电路设计简 单，性价比高，且利用USB接口进行供电，非常方便。
图1为实施例1的数据电平高速转换电路原理图。
具体实施方式
以下结合附图及实施例，详细描述本实用新型的技术方案。本实用新型将并口接口通过数据电平高速转换电路与外设接口连接，供电电路与 数据电平高速转换电路连接组成一种高速并口接口电路，这种电路电路设计简单，性价比
尚ο实施例1本例的高压静电发生装置，包括并口接口 P1、外设接口 C0N1、数据电平高速转换 电路及供电电路，其中数据电平高速转换电路包括集成电路一 IC1、集成电路二 IC2、集成 电路三IC3、集成电路四IC4、集成电路五IC5、集成电路六IC6、场效应管一 Q1、场效应管二 Q2、电容一 Cl、电容二 C2、电容三C3、电容四C4、电容五C5、电容六C6、电阻一 R1、电阻二 R2、 电阻三R3、电阻四R4、电阻五R5、电阻六R6、电阻七R7、电阻八R8、电阻九R9、电阻十R10、 电阻i^一 Rl 1、电阻十二 Rl2、电阻十三R13、电阻十四R14、电阻十五Rl5、电阻十六R16及地 线，以集成电路一 IC1、集成电路二 IC2、集成电路三IC3、集成电路四IC4、集成电路五IC5、 集成电路六IC6均采用SN74AUP1G06型号的集成电路为例，并口接口以DB25针式并行接口为例，可通过并口延长线与电脑标准DB25孔式并口相连，其电路原理图如图1。供电电路包括电压输入端、电压转换电路及3. 3V电压输出端VCC，其中，电压输入端通过电压转换电路与3. 3V电压输出端VCC连接，且电压输入端为USB接口，由USB接口 提供5V电源输入，通过电压转换电路转换成3. 3V的电压输出给数据电平高速转换电路供 H1^ ο数据电平高速转换电路由集成电路一 ICl的第二管脚通过电阻一 Rl与并口接口 Pl的第二管脚连接，集成电路二 IC2的第二管脚通过电阻二 R2与并口接口 Pl的第四管脚 连接，集成电路三IC3的第二管脚通过电阻三R3与并口接口 Pl的第三管脚连接，集成电路 四IC4的第二管脚与电阻四R4的一端连接，电阻四R4的另一端与场效应管二 Q2的第二管 脚连接，集成电路五IC5的第二管脚与电阻五R5的一端连接，电阻五R5的另一端与集成电 路六IC6的第四管脚连接，集成电路六IC6的第二管脚与电阻六R6的一端连接，电阻六R6 的另一端与外设接口 CONl的第四管脚连接，并通过电阻十四R14与外设接口 CONl的第五 管脚连接，集成电路一 ICl的第四管脚与电容一 Cl的一端连接，电容一 Cl的另一端与地线 连接，集成电路二 IC2的第四管脚与电容二 C2的一端连接，电容二 C2的另一端与地线连 接，集成电路三IC3的第四管脚与电容三C3的一端连接，电容三C3的另一端与地线连接， 集成电路四IC4的第四管脚与电容四C4的一端连接，电容四C4的另一端与地线连接，集 成电路五IC5的第四管脚与电容五C5的一端连接，电容五C5的另一端与地线连接，集成电 路六IC6的第四管脚与电容六C6的一端连接，电容六C6的另一端与地线连接，集成电路 一 ICl的第四管脚与电阻七R7的一端连接，电阻七R7另一端与场效应管二 Q2的第二管脚 连接，集成电路二 IC2的第四管脚与电阻八R8的一端连接，电阻八R8另一端与外设接口 CONl的第四管脚连接，并通过电阻十四R14与外设接口 CONl的第五管脚连接，集成电路三 IC3的第四管脚与电阻九R9的一端连接，电阻九R9另一端与场效应管一 Ql的第二管脚连 接，集成电路四IC4的第四管脚与电阻十RlO的一端连接，电阻十RlO的另一端与并口接口 Pl的第十管脚连接，集成电路五IC5的第四管脚与电阻十一 Rll的一端连接，电阻十一 Rll 的另一端与并口接口 Pl的第十二管脚连接，集成电路一 IC1、集成电路二 IC2、集成电路三 IC3、集成电路四IC4、集成电路五IC5、集成电路六IC6的第三管脚都与地线连接，第五管脚 都与供电电路的3. 3V电压输出端VCC连接，场效应管一 Ql的第一管脚与电阻十二 R12的 一端连接，电阻十二 R12的另一端与供电电路的3. 3V电压输出端VCC连接，场效应管二 Q2 的第一管脚与电阻十三R13的一端连接，电阻十三R13的另一端与供电电路的3. 3V电压输 出端VCC连接，场效应管一 Ql的第三管脚与外设接口 CONl的第二管脚连接，场效应管二 Q2的第三管脚与外设接口 CONl的第三管脚连接，电阻十五R15的一端与外设接口 CONl的 第四管脚连接，另一端与外设接口 CONl的第五管脚连接并与地线连接，电阻十六R16的一 端与外设接口 CONl的第二管脚连接，另一端与外设接口 CONl的第五管脚连接并与地线连 接，并口接口 Pl的第六、第七、第八、第九、第十、第十一、第十二、第十三、第十八、第十九、 第二十、第二十一、第二十二、第二十三、第二十四、第二十五管脚都与地线连接组成。数据电平高速转换电路将并口接口 Pl第二管脚的SDA OUT数据信号经过集成电 路ICl反向后与外设接口 CONl的第三管脚(FPGA SDA)连接，另一方面FPGA SDA数据信号 经过集成电路四IC4反向与并口接口 Pl的第十管脚(SDA IN)连接，实现SDA数据信号的 双向通讯；并口接口 Pl的第三管脚的SCL时钟信号经过集成电路三IC3反向后与外设接口 CONl的第二管脚(FPGASCL)连接，SCL时钟信号由并口端主控同步；并口接口Pl的第四 管脚的BUS OUT控制信号经过集成电路二 IC2反向后与外设接口 CONl的第四管脚(FPGA BUS)连接，另一方面FPGA BUS控制信号经过集成电路六IC6、集成电路五IC5反向两次后 与并口接口 Pl的第十二管脚(BUSIN)连接，实现BUS控制信号的双向通信。
权利要求一种高速并口接口电路，包括并口接口及外设接口，其特征在于，还包括数据电平高速转换电路及供电电路，所述并口接口通过数据电平高速转换电路与外设接口连接，供电电路与数据电平高速转换电路连接。
2.根据权利要求1所述一种高速并口接口电路，其特征在于，所述供电电路包括电压 输入端、电压转换电路及3. 3V电压输出端，所述电压输入端通过电压转换电路与3. 3V电压 输出端连接。
3.根据权利要求2所述一种高速并口接口电路，其特征在于，所述电压输入端为USB接
4.根据权利要求2所述一种高速并口接口电路，其特征在于，所述并口接口为DB25针 式并行接口。
5.根据权利要求4所述一种高速并口接口电路，其特征在于，所述数据电平高速转换 电路包括集成电路一、集成电路二、集成电路三、集成电路四、集成电路五、集成电路六、场 效应管一、场效应管二、电容一、电容二、电容三、电容四、电容五、电容六、电阻一、电阻二、 电阻三、电阻四、电阻五、电阻六、电阻七、电阻八、电阻九、电阻十、电阻i^一、电阻十二、电 阻十三、电阻十四、电阻十五、电阻十六及地线，所述集成电路一的第二管脚通过电阻一与 并口接口的第二管脚连接，集成电路二的第二管脚通过电阻二与并口接口的第四管脚连 接，集成电路三的第二管脚通过电阻三与并口接口的第三管脚连接，集成电路四的第二管 脚与电阻四的一端连接，电阻四的另一端与场效应管二的第二管脚连接，集成电路五的第 二管脚与电阻五的一端连接，电阻五的另一端与集成电路六的第四管脚连接，集成电路六 的第二管脚与电阻六的一端连接，电阻六的另一端与外设接口的第四管脚连接，并通过电 阻十四与外设接口的第五管脚连接，集成电路一的第四管脚与电容一的一端连接，电容一 的另一端与地线连接，集成电路二的第四管脚与电容二的一端连接，电容二的另一端与地 线连接，集成电路三的第四管脚与电容三的一端连接，电容三的另一端与地线连接，集成 电路四的第四管脚与电容四的一端连接，电容四的另一端与地线连接，集成电路五的第四 管脚与电容五的一端连接，电容五的另一端与地线连接，集成电路六的第四管脚与电容六 的一端连接，电容六的另一端与地线连接，集成电路一的第四管脚与电阻七的一端连接， 电阻七另一端与场效应管二的第二管脚连接，集成电路二的第四管脚与电阻八的一端连 接，电阻八另一端与外设接口的第四管脚连接，并通过电阻十四与外设接口的第五管脚连 接，集成电路三的第四管脚与电阻九的一端连接，电阻九另一端与场效应管一的第二管脚 连接，集成电路四的第四管脚与电阻十的一端连接，电阻十的另一端与并口接口的第十管 脚连接，集成电路五的第四管脚与电阻十一的一端连接，电阻十一的另一端与并口接口的 第十二管脚连接，集成电路一、集成电路二、集成电路三、集成电路四、集成电路五、集成电 路六的第三管脚都与地线连接，第五管脚都与供电电路的3. 3V电压输出端连接，场效应 管一的第一管脚与电阻十二的一端连接，电阻十二的另一端与供电电路的3. 3V电压输出 端连接，场效应管二的第一管脚与电阻十三的一端连接，电阻十三的另一端与供电电路的 3. 3V电压输出端连接，场效应管一的第三管脚与外设接口的第二管脚连接，场效应管二的 第三管脚与外设接口的第三管脚连接，电阻十五的一端与外设接口的第四管脚连接，另一 端与外设接口的第五管脚连接并与地线连接，电阻十六的一端与外设接口的第二管脚连 接，另一端与外设接口的第五管脚连接并与地线连接，并口接口的第六、第七、第八、第九、第十、第十一、第十二第十三、第十八、第十九、第二十、第二十一、第二十二、第二十三、第二十四、第二十五管脚都与地线连接。
6.根据权利要求5所述一种高速并口接口电路，其特征在于，所述集成电路一、集成电 路二、集成电路三、集成电路四、集成电路五、集成电路六的型号为SN74AUP1G06。
专利摘要本实用新型涉及并口接口电路。本实用新型解决了现有并口接口电路很容易使高频数据在接口电平转换的过程中产生畸变的问题，提供了一种高速并口接口电路，其技术方案是一种高速并口接口电路，包括并口接口及外设接口，还包括数据电平高速转换电路及供电电路，所述并口接口通过数据电平高速转换电路与外设接口连接，供电电路与数据电平高速转换电路连接。本实用新型的有益效果是大大降低了高速数据传输经过电平转换时的电平畸变，提高了数据接收的稳定性，适用于并口接口。
文档编号G06F13/38GK201562273SQ200920315269
公开日2010年8月25日 申请日期2009年11月20日 优先权日2009年11月20日
发明者何觅, 焦春生 申请人:四川长虹电器股份有限公司