基于无线网络信息对物理层的部分重新配置的制作方法

专利名称：基于无线网络信息对物理层的部分重新配置的制作方法
技术领域：
本发明的一个或一个以上方面大体上涉及集成电路，且更明确地说，涉及用于支 持多输入多输出正交频分多路复用(“MIM0-0FDM”)通信系统的对可编程逻辑的部分重新配置。
背景技术：
可编程逻辑装置(“PLD”)为可经编程以执行指定逻辑功能的众所周知类型的集 成电路。一类PLD(现场可编程门阵列(“FPGA”))通常包括可编程瓦片(tile)的阵列。 这些可编程瓦片可包括(例如)输入/输出块(“Ι0Β”)、可配置逻辑块(“CLB”)、专用随 机存取存储器块(“BRAM”)、乘法器、数字信号处理块(“DSP”)、处理器、时钟管理程序、延 迟锁定环(“DLL”)等。如本文中所使用，“包括”意指包括但不限于。一个此类FPGA为可 购自Xilinx公司(2100Logic Drive，加利福尼亚州圣何塞市，95124)的Xilinx VirtexTM FPGA。另一类PLD为复杂可编程逻辑装置(“CPLD”)。CPLD包括由互连开关矩阵连接到 一起且连接到输入/输出(“I/O”)资源的两个或两个以上“功能块”。CPLD的每一功能块 包括与可编程逻辑阵列(“PLA”)和可编程阵列逻辑(“PAL”)装置中所使用的与/或结 构类似的二电平与/或结构。其它PLD是通过施加处理层(例如，金属层)来进行编程，所 述处理层可编程地互连装置上的各个元件。这些PLD被称作掩膜可编程装置。PLD也可以 其它方式来实施，例如使用熔丝技术或反熔丝技术来实施。术语“PLD”和“可编程逻辑装 置”包括但不限于这些示范性装置，以及包含仅部分可编程的装置。为清楚起见，在下文描 述FPGA，但可使用其它类型的PLD。FPGA可包括一个或一个以上嵌入式微处理器。举例来 说，微处理器可位于为其保留的区域中，一般被称作“处理器块”。多输入多输出正交频分多路复用(“MIM0-0FDM”)系统正日渐流行。举例来说， 除了其它已知或被提出的标准外，MIM0-0FDM系统正努力步入最新的无线通信标准，例 如 IEEE 802. Iln,802. 16,802. 16e 禾Π 3GPP-LTE。这些 MIM0-0FDM 系统中的多数涉及到 多种傅立叶变换大小、数据速率、天线配置和编码模式。除了其它已知MIMO调制方案外， MIM0-0FDM系统中所使用的编码模式的实例包括空时分组码(“STBC”)编码(包括干扰消 除STBC编码)和空间多路复用。MIM0-0FDM 收发器包括 MIM0-0FDM 接收器和 MIM0-0FDM 发射器。每一 MIM0-0FDM 接收器和发射器可针对在MIM0-0FDM通信系统中使用的所有关联选项和模式来加以配置。 举例来说，WiMax IEEE 802. 16e通信系统可使用STBC或空间多路复用调制，且可使用卷积 码、卷积Turbo码(“CTC”)、Turbo乘积码(“TPC”)，或低密度奇偶校验(“LDPC”)码。 举例来说，CTC和LDPC码解码器常规上为涉及实质性的电路开销的复杂模块。将Turbo码 和LDPC码编码/解码编程到可编程逻辑中常规上将会涉及到多个FPGA，从而提供收发器进 行的编码和实施于电路板上的收发器中的接收器进行的解码。然而，在一些MIM0-0FDM通信系统中，所有可能的接收器和发射器能力并非同时使用。

发明内容
因此，提供一种可动态配置以便支持各种能力来按需使用从而减轻电路开销的 MIM0-0FDM接收器、发射器或收发器将为合意且有用的。一个或一个以上方面大体上涉及集 成电路，且更明确地说涉及用于支持多输入多输出正交频分多路复用(“MIM0-0FDM”)通信 系统的可编程逻辑的部分重新配置。—个方面为一种用于提供通信系统的方法。所述方法包括在可编程装置中例示 物理层块，其中所述物理层块至少部分例示在所述可编程装置的可编程逻辑中；以及从通 信网络的第一无线网络节点获得通信信息以配置所述通信网络的第二无线网络节点的所 述物理层块的一部分。所述物理层块的所述部分是使用可编程逻辑来配置；且所述物理层 块的所述部分是响应于所述通信信息而配置。所述通信系统为第二无线网络节点的一部 分。所述物理层块的所述部分的配置包括响应于通信信息从部分位流的存储装置中选择 性地获得至少一个部分位流，其中所述通信信息与能够在其中部署通信系统的通信网络相 关联；以及将所述至少一个部分位流加载到可编程逻辑中以用于所述物理层块的所述部分 的配置。另一方面为另一种用于提供通信系统的方法。所述另一种方法包括响应于来自微 处理器的至少一个指示而在可编程装置中配置物理层块，其中所述微处理器正执行通信系 统的媒体接入控制(“MAC”)层。在微处理器执行MAC层时，配置包括从通信网络的网络 节点获得来自无线发射的通信，其中所述通信具有控制信息，且对控制信息的接收促使微 处理器发出所述至少一个指示；使用微处理器响应于所获得的控制信息从部分位流的存储 装置中选择至少一个部分位流；在物理层块中对控制信息解码以输出经解码信息；将经解 码信息发送给正使用微处理器所执行的MAC层；以及将所述至少一个部分重新配置位流加 载到可编程逻辑中以用于响应于来自微处理器的至少一个指示而至少配置物理层块的所 述部分。所述控制信息与能够在其中部署通信系统的通信网络相关联。又一方面为一种通信系统。所述通信系统包括物理层块，其例示在可编程装置 中，其中第一物理层块能够部分例示在所述可编程装置的可编程逻辑中以动态地部分重新 配置所述物理层块的一部分；以及部分位流的存储装置，可从所述存储装置可选择性地检 索位流信息以用于所述物理层块的所述部分的动态部分重新配置。能够响应于通信网络的 发射中的控制信息而选择性地检索所述位流信息，在所述通信网络中能够部署通信系统。


附图展示根据本发明的一个或一个以上方面的示范性实施例；然而，附图不应被 理解为将本发明限于所展示的实施例，而是仅用于解释和理解而已。图1为描绘直列现场可编程门阵列(“FPGA”)架构的示范性实施例的简化框图， 在所述架构中可实施本发明的一个或一个以上方面；图2为描绘无线通信系统的基站的示范性实施例的框图；图3为描绘基站的示范性替代实施例的框图；图4为描绘信道编码/调制(“CEM” )块的示范性实施例的框图；图5为描绘信道解调/解码(“⑶D” )块的示范性实施例的框图6为描绘无线通信网络的示范性实施例的框图；图7为描绘FPGA配置流的示范性实施例的流程图。
具体实施例方式在以下描述中，陈述众多具体细节以提供对本发明的具体实施例的更详尽描述。 然而，所属领域的技术人员应明白，可在无下文所给出的所有具体细节的情况下实践本发 明。在其它情况下，不详细描述众所周知的特征以免混淆本发明。为易于说明，在不同图式 中使用相同元件符号来指代相同项目；然而，在替代实施例中，所述项目可为不同的。尽管 说明性地展示信号或电路的单个例子，但应了解，可使用信号和电路中的任一者或两者的 多个例子，此可随应用而变化。图1说明FPGA架构100，其包括大量的不同可编程瓦片，所述可编程瓦片包括数 千兆位收发器(“MGT”) 101、可配置逻辑块(“CLB”) 102、随机存取存储器块(“BRAM”) 103、 输入/输出块(“Ι0Β”)104、配置和时钟逻辑(“CONFIG/CLOCKS”)105、数字信号处理块 (“03 ”)106、专用输入/输出端口 ( “1/0”)107(例如，配置端口和时钟端口)，和其它可 编程逻辑108，例如数字时钟管理程序、模/数转换器、系统监视逻辑等。一些FPGA还包括 专用处理器块(“PR0C”)110。在一些FPGA中，每一可编程瓦片包括可编程互连元件(“INT”)111，所述可编程 互连元件111具有去往和来自每一相邻瓦片中的相应互连元件111的标准化连接。因此， 可编程互连元件111 一起实施用于所说明FPGA的可编程互连结构。每一可编程互连元件 111还包括去往和来自同一瓦片内的任何其它可编程逻辑元件的连接，如图1的右侧处所 包括的实例所展示。举例来说，CLB 102可包括可经编程以实施用户逻辑的可配置逻辑元件 (“CLE”) 112，以及单个可编程互连元件111。除了一个或一个以上可编程互连元件111夕卜， BRAM 103还可包括BRAM逻辑元件(“BRL”) 113。通常，一块瓦片中所包括的互连元件的数 目取决于瓦片的高度。在所绘出的实施例中，BRAM瓦片具有与四个CLB相同的高度，但也 可使用其它数目(例如，五个)。除了适当数目个可编程互连元件111外，DSP瓦片106还 可包括DSP逻辑元件(“DSPL”)114。除了可编程互连元件111的一个例子外，IOB 104可 包括(例如)输入/输出逻辑元件(“I0L”)115的两个例子。如所属领域的技术人员将清 楚，连接(例如)到I/O逻辑元件115的实际I/O垫是使用在所说明的各种逻辑块上予以 分层的金属来制造，且通常不限于I/O逻辑元件115的区域。在所绘出的实施例中，裸片的中心附近的直列区域用于配置、I/O、时钟和其它控 制逻辑。从此列延伸的垂直区域109用于跨FPGA的宽度来分布时钟和配置信号。利用图1中所说明的架构的一些FPGA包括使组成大部分FPGA的规则直列结构受 到破坏的额外逻辑块。所述额外逻辑块可为可编程块及/或专用逻辑。举例来说，图1中 所展示的处理器块110横跨数列CLB和BRAM。请注意，图1意在仅说明示范性FPGA架构。一列中逻辑块的数目、列的相对宽度、 列的数目和次序、列中所包括的逻辑块的类型、逻辑块的相对大小，和在图1右侧处所包括 的互连/逻辑实施方案仅为示范性的。举例来说，在实际FPGA中，无论CLB出现在哪里都 通常包括一个以上的相邻CLB列，以促进用户逻辑的有效实施。FPGA 100说明性地表示直
6列架构，但也可使用具有其它架构的FPGA，例如环形结构。FPGA 100可为购自加利福尼亚 州圣何塞市的Xilinx公司的Virtex-4或Virtex_5FPGA。应了解，FPGA正日渐流行用来实 施通信系统，尤其用于实施基础结构无线通信系统。举例来说，除了其它无线通信系统外， FPGA极流行于用来实施基于IEEE规范802. 16和802. 16e、3GPP和3GPP-LTE无线通信系统 的无线通信系统。此流行度的增加至少部分归因于FPGA具有DSP106，以及可配置成先进先 出缓冲器(“FIFO”)的嵌入式存储器(例如，BRAM 103)。虽然使用具有FPGA的实施例来 呈现本文中所描述的实例，但一般来说，所揭示的技术和结构可大体上与部分可编程或具 有可编程资源(例如，可编程构造或一个或一个以上处理器)的任何可编程装置(例如集 成电路)一起使用。如上文所指出，一些MIM0-0FDM通信系统(例如，时分双工(“TDD”)系统)具有 非同时使用发射功能和接收功能的收发器。此外，在数据包(“包”)或数据帧经解调和解 码时，接收器可仅使用此MIM0-0FDM通信系统中所支持的所有选项和模式的子集。以下描 述是依据基于包的通信。然而，通过以下对基于包的通信的描述，所属领域的技术人员将会 理解基于帧的通信或其它形式的包化数据通信。可提供与每一操作模式有关的一个或一个以上模块(例如，用于解调和解码包)。 可将这一个或一个以上模块加载到可编程逻辑中或可使用部分重新配置以其它方式按需 动态地例示在可编程逻辑中。通过使用可编程逻辑的部分重新配置，可将一个或一个以上 设计模块与例示在可编程逻辑中的一个或一个以上其它模块交换。此交换可动态地或“在 运行中”进行，此促进对设计的剩余部分进行操作，同时有效地再定义设计的一个或一个以 上子系统或子集。设计的剩余部分或其大部分可继续在部分重新配置期间操作。因此，可 为部分重新配置以分配可编程逻辑资源，且这些可编程逻辑资源可在一个或一个以上设计 模块的不同集合间共享。可存储一个或一个以上设计模块的这些不同集合以作为相应部分 位流。可经由JTAG接口、Se 1 ectMAP接口、串行配置接口、ICAP配置接口或其它数据接口将 一个或一个以上部分位流传递到程序可编程逻辑。由于部分重新配置为已知的，因此在本 文中不必详细描述。图2为描绘无线网络的基站200的示范性实施例的框图。基站200包括一个或一 个以上发射器(“TX”)210-1到210-N，N为大于一的正整数。发射器210-1到2IO-N可分别耦合到天线211-1到211-N。发射器210-1到2IO-N 耦合到天线211-1到211-N以发射从信道编码/调制(“CEM”)块202获得的经调制/经
编码包。CEM块202可用于在一个或一个以上信道或子信道上经由发射器210_1到210_N 来传送包。CEM块202可耦合到媒体接入控制(“MAC”) 201以从媒体接入控制201接收待 发射的控制信令和数据。如已知的，MAC 201可使用可在嵌入式微处理器100上运行的软 件来操作。基站200可包括接收器(“RX”)220-1到220-M，M为大于一的正整数。接收器 220-1到220-M可分别耦合到基站200的天线221-1到221-M。发射器210-1到210-N的数目无需等于接收器220_1到220-M的数目。此外，虽 然基站无需具有发射器阵列或接收器阵列或其组合，但可通过使用发射器阵列或接收器阵 列或其组合来实现与MIM0-0FDM相关联的益处。可将由天线221-1到221-M接收并分别提 供给接收器220-1到220-M的通信提供给信道解调/解码(“⑶D”)块203。基站200的MAC 201可耦合到⑶D块203，以从⑶D块203接收由接收器220-1到220-M接收到的数据 (即，“经接收数据”)，所述数据已被解调和解码。从此通信获得的包可含有可提供给MAC 201的数据。此外，单个可编程装置 206(例如，FPGA)可用于块202和203，以及MAC 201。举例来说，将嵌入式微处理器110用 于MAC 201的操作和块202和203的部分重新配置会促进有足够的可编程逻辑资源来用于 实施。可编程装置206可为图1的FPGA 100。可使用电路板250将可编程装置206耦合到 发射器210-1到210-N和接收器220-1到220-M。尽管为清楚且非限制的目的而未在图2 中说明性地展示的实施例中展示，但全部或部分的发射器210-1到210-N或全部或部分的 接收器220-1到220-M或其组合可任选地实施于可编程装置206中。图3为描绘基站300的示范性替代实施例的框图。基站300具有与图2的基站200 共同的组件，且因此为清楚起见将不重复描述这些共同组件。基站300包括安装到电路板 250上的可编程装置，例如FPGA 305和306。FPGA 305与发射路径相关联，且FPGA 306与 接收路径相关联。在基站300中针对发射路径和接收路径使用单独的FPGA，且具有与FPGA 305或FPGA 306相关联的共享MAC 301。在此实施例中，MAC 301处于FPGA 305中。或者， MAC 301和微处理器110可在另一 FPGA或第三FPGA中。此外，MAC 301和微处理器110可 处在相对于FPGA 305和306的芯片的独立微处理器芯片上。FPGA 305包括CEM块202，所述CEM块202耦合到MAC 301以从其接收数据以及 控制信令。FPGA 306包括CDD ±夬203，所述CDD ±夬203耦合到MAC 301以将来自CDD ±夬203 的经调制和经解码数据提供给MAC 301。MAC 301可使用FPGA 305的嵌入式微处理器110 来操作，或可使用上述替代物中的一者。或者，发射路径可实施于多个FPGA上而不是于一 个FPGA 202上。参看图4，可跨多个FPGA来划分图4中所描述的块。类似地，接收路径可 实施于多个FPGA上而不是于一个FPGA 203上。参看图5，可跨多个FPGA来划分图5中描 述的块。参看图2和图3，应了解已描述了替代形式的基站。尽管已描述了替代形式的基 站，但为清楚且非限制的目的，应假定在以下描述中使用图2的基站100，但也可使用基站 300。此外，尽管使用基站的实例，但应了解，用于基站200和300的相同电路的子集可用于 可与基站200和300通信的固定或移动无线节点，包括电话。举例来说，这些固定或移动无 线节点可包括所耦合到一个收发器的单个天线或所耦合到多个收发器的多个天线。此外， 固定或移动无线节点的此收发器可包括块202和203且共享MAC 201。图6中说明性地展示描绘无线网络600的示范性实施例的框图。无线网络600包 括基站300和至少一个固定或移动无线网络节点(“订户节点”)601。为清楚起见，以实例 而非限制的方式，应假定，图6的订户节点601并不如上文所述般可由部分重新配置来配 置。因此，为清楚起见，应假定网络节点601是常规的，即除了其它已知组件外还包括常规 收发器、信道编码器、调制器、解调器、编码器和MAC块。因此，从网络节点601传送到图6 的基站200的节点/信道条件信号602应假定为固定参数集合。在包模式系统中，通常大部分的时间是用在等待包到达的接收模式上。在包模式 系统中，在接收器接收到包并对其解调时，此解调后面通常是发射器将确认包发射回到从 其发送所述包的地方。因此，在发回确认包后，通常有足够的时间用来重新配置大部分的 CEM块(如果并非全部的话)。另外，可重新配置发射器的一些部分，例如IFFT块。然而，在基于帧的系统中，通常有约一半的时间是用在发射模式上，且约另一半的时间是用在接 收模式上。因此，可能不会有足够的时间来重新配置大部分的CEM块。对于⑶D块，FEC解 码器和MIMO解码器为重新配置所针对的块。图4为描绘CEM块202的示范性实施例的框图，CEM块202可耦合在MAC与一个 或一个以上发射器之间。因此，数据输入可来自MAC 201，用于将I轨、Q-轨输出427提供 给用于图2和图3的发射天线211-1到211-N的一个或一个以上发射器210-1到210-N的 数据转换器和RF前端。MAC 201耦合到物理(“PHY”)层。为清楚起见，应假定，此PHY层包括CEM块202 和CDD块203中的至少一者(如果不是两个都包括的话)。MAC 201将信息(包括数据和控制信令426)呈现给CEM块202。可将来自MAC 201 的数据提供给CEM块202的数据准备先驱块450。任选地，块450的引导块或子块可为帧 402，其可在扰码器403前面。然而，如上文所描述，应假定，为清楚且非限制的目的而使用 包，且因此应假定帧402不存在。将数据提供给扰码器403以进行扰码，且将来自扰码器403的经扰码数据提供给 前向纠错(“FEC”)编码器块404。FEC编码器块404用选定类型的编码来对经扰码数据进 行编码，所述类型的编码可用在MIM0-0FDM通信系统中。来自FEC编码器404的输出可提 供给交织器405。交织器405的输出可为数据位流410，其被提供给调制器，例如MIM0-0FDM 调制器块451的正交调幅(“QAM”)调制器411。将来自QAM 411的经调制数据提供给MIMO编码器413以进行编码，且将此经编码 数据提供给前同步码、导频和资源映射电路414以进行用于反向快速傅立叶变换(“IFFT”) 块421的预处理。在IFFT块421对包执行IFFT后，可提供此经变换的包以供循环前缀/后 缀插入块423进行循环前缀/后缀插入。将循环前缀/后缀块423的输出提供给块整形、 内插和滤波电路425。循环前缀/后缀插入块423的输出可由电路425进行块整形、内插和 滤波以提供输出427。输出427可输入到数据转换器，且接着在提供给发射天线之前先输入 到发射器的模拟和RF前端。如先前所描述，可将输出427提供给一个或一个以上发射器。图5为描绘⑶D块203的示范性实施例的框图，⑶D块203可耦合在一个或一个 以上接收器与MAC之间。将经由图2或图3的天线221-1到221-M中一者或一者以上接收到的信息对应地 提供给图2或图3的接收器220-1到220-M中一者或一者以上。将来自这些接收器220-1 到220-M的输出提供给CDD块203，且更明确地说，提供给解调/解码块551。如下文更详 细地描述，将来自接收器220-1到220-M(统称“接收器220”)的输入提供给⑶D块203以 进行包检测且接着进行块边界检测。因此，输入接收529可来自一个或一个以上接收器220 以用于将输出数据530提供给图2和图3的MAC 201。提供来自从一个或一个以上接收器220接收到的输入529的所接收包或帧以供包 (/帧)检测器526进行检测，且将包(/帧)检测器526的输出提供给块边界检测器(/帧同 步器)525。块边界检测器(/帧同步器)525识别封包或帧中的OFDM符号的FFT边界且因 此也被称作帧同步器。块边界检测器(/帧同步器)525可进一步识别循环前缀和循环后缀 边界。将标记好块边界的数据输入到基于循环前缀/后缀(“CP”)的载频偏移(“CF0”) 估计器524中。将基于CP的CFO估计器524的输出作为输入提供给CFO补偿器523。此外，将来自块边界检测器(/帧同步器)525和基于CP的CFO估计器524的输出提供给CFO 估计环滤波器520。另一个到CFO估计环滤波器520的输入是来自后FFT CFO估计器515。将基于CP的CFO估计器524的输出提供给CFO补偿器523，且CFO补偿器523将 输出提供给CP剥离器522。由CP剥离器522剥离OFDM符号中每一者的CP，且将CP剥离器 522的输出提供给FFT块521。在检测包和块边界且剥离循环前缀和后缀后，接着将此接收 到且经部分处理的信息提供给FFT块521以用于将所述信息从时域变换到频域以供进一步 处理。将频域中的包从FFT块521提供给信道估计器519和MIMO解码器517。将所有FFT 的输出提供给MIMO解码器517。MIMO解码器517对来自任何和全部发射流输入的包有效 负载进行解码，且提供如先前所映射的经解码符号。MIMO解码器517可基于嵌入于“信号” 场或“控制标头”中的MIMO模式而经部分重新配置。从MIMO解码器517输出经解码符号且将其提供给后FFT CFO估计器515，且将后 FFT CFO估计器515的输出提供给QAM解映射器/对数似然比(“LLR”)计算机513以及 如先前所描述的CFO估计环滤波器520。为清楚且非限制目的，除了其它已知块外，与接收 器相关联的已知功能(例如，对数似然比功能性和信道估计功能性)未加以详细描述。如果使用一个以上接收器，那么将来自QAM解映射器/LLR计算机513的数据和其 它信息提供给多路分用器511。如一般指出的，可存在用于支持多个发射流的块521到526 的多个集合。另外，可存在用于支持多个发射流的块513和515的多个集合，或者，块513 和515可经配置以处理多个信息流。可将从多路分用器511输出的数据流510提供给解交 织器505以用于对此数据位流510解交织。可将从解交织器505输出的经解交织数据位流提供给FEC解码器504。数据后接 收块550包括FEC解码器504，所述FEC解码器504至少部分例示在可编程逻辑中以便经受 部分重新配置。FEC解码器504对此数据位流进行解码以将经解码数据提供给错误校验器 506，以校验此数据的发射过程中的任何错误。假定在此数据的发射过程中不出现错误、或 假定错误校验器506经配置以根据所使用的解码模式而修复错误，那么将错误校验器506 的输出(即，经扰码数据)提供给解扰码器503。解扰码器503经配置以对经扰码数据进行 解扰码，且将此经解扰码数据或消息数据530的输出提供给MAC 201。同时参看图4和图5，CEM块202和⑶D块203中的一些块具有可能比其它块更有 可能响应于一个或一个以上部分位流而使用部分重新配置来动态重新配置的功能。此一个 或一个以上部分位流(“PB”)611可存储在图6的存储器610中。在更详细地描述图4和 图5之前，理解可如何配置(包括部分重新配置)FPGA可为有用的。图7为描绘配置流700的示范性实施例的流程图。在710处，用CEM块和⑶D块 模板来配置集成电路，例如FPGA。关于比其它功能块更有可能经受部分重新配置的功能块， 这些块模板可能会或可能不会采用块202和203的功能块的默认设定值。另外，使用块模 板来配置具有CEM块和⑶D块的FPGA为可选的。常规上，如先前参看图2所描述，基站通信系统具有使用微处理器(例如，图1的 FPGA 100的嵌入式处理器110)来操作的MAC层。基站通信系统还具有可使用FPGA资源来 运行的PHY层，所述FPGA资源可包括经受部分重新配置的可编程逻辑。MAC层向一个或一个以上更高级层(例如，网络层和应用层)通信。通过从一个或 一个以上更高级层提供的信息，MAC层(或更一般来说执行MAC层的微处理器)(例如)通过发出一个或一个以上指示或指令来指示PHY层对其自身进行重新配置，(例如)以作为 用以发射信息的发射器。可将CEM块202的全部或一些加载到FPGA可编程逻辑资源中，所述FPGA可编程 逻辑资源可被称作“FPGA构造”。举例来说，CEM配置可加载到FPGA构造中且具备用于发射 器和包信息的数据位。或者，CEM配置的仅一部分可加载到FPGA构造中，另一部分经由专用 或硬连线逻辑而提供，且所加载部分的全部或一些可经受可选的动态重新配置。可将发射 器和包信息从MAC层提供到PHY层。因此，可响应于实施PHY层的配置和部分重新配置来 配置和重新配置发射路径以发射信息。MAC层在装配位以进行发射时可触发可编程逻辑资 源的配置或部分重新配置，其将发射器加载到FPGA中或重新配置FPGA的发射器。为接收 经由包或帧传送的位且经由接收路径将来自包或帧的数据从PHY层传到更高级层，最初可 在基本接收模式下配置PHY层。此基本接收模式可至少部分响应于与关联发射器的配置相 关联的信息，且因此实际上可从一个或一个以上更高级层提供到MAC层以用于配置PHY层 的接收路径。因此，在例示发射器的功能性时，可配置或部分重新配置接收器的部分以接收 包。此外，可响应于以下各者由部分重新配置来精细化基本接收模式所接收到的与关联发 射器的配置(包括部分配置)相关联的信息，或在处于基本接收模式时在发射过程中接收 到的信息，或其组合。在702处，MAC层可指示PHY层加载CEM块和⑶D块以分别例示发射器和接收器。 然而，可基于在操作701处是用CEM块模板还是CDD块模板还是前述两者来执行FPGA的配 置而调节702处的此指令。举例来说，如果在701处使用CEM块模板和⑶D块模板，那么可 仅使用此CEM块和CDD块的部分配置来分别提供发射功能性和接收功能性。如果使用操作 701，那么正由微处理器110执行的MAC层可指示PHY层仅加载发射路径或接收路径或前述 两者的经受部分重新配置的彼等部分。如果在701处不指定默认设定值，那么在702处的 加载可为发射路径和接收路径的可配置或可部分配置功能块的初始配置。如果不使用操作 701，那么MAC层可指示在702处加载多少发射路径和接收路径，即加载将例示在FPGA构造 中的CEM块和CDD块的所有部分，包括其任何初始设定值。通信系统可采用被称作“信号”场的东西，即某形式的控制标头或前同步码，其向 接收器指示或通知发射器对包编码所用的选项或模式的种类。此信号字段提供关于将使用 的快速傅立叶变换(“FFT”)点大小和将使用的MIMO解码类型的信息。此信号字段最初通 常使用基本模式来调制，且一旦使用此基本或默认解调器配置(例如，可在(例如)701或 702处例示)来对信号字段解调时，便可使用来自此信号字段的信息来触发FPGA的部分重 新配置以有效地加载各种能力，例如OFDM解码器将使用的FFT点大小和MIMO解码器的适 当解码类型。换句话来说，MAC层(或更一般说来执行MAC层的微处理器)可响应于对控 制信息(例如，在(例如)无线发射过程中接收到的信号字段)的接收(或更明确地说，对 其解调)来发出用于配置或部分重新配置的一个或一个以上指示。或者，或与从此无线发 射获得的控制信息组合，在部署网络节点时可获得针对此网络节点的控制信息的全部或一 些。举例来说，不同国家具有不同的带宽要求，且因此通信系统的一些选项有可能在国家与 国家之间是不同的。因此，在此通信系统“加电”时，可(例如)经由到此网络节点的硬连 线连接或无线通信来加载默认配置以用于至少部分在可编程逻辑中配置一个或一个以上 国家的特定选项，其稍后可经重新配置。然而，为清楚起见且以实例而非限制方式，应假定最初已加载默认配置。信号字段可进一步具有关于解码器类型和信道码速率的信息。因此，一旦使用基 本解调器配置来对信号字段解调，便可使用从此信号字段获得的信息来触发部分重新配置 以加载将用于信道解码的FEC的类型。信道码速率可变化以使系统负担最小化且增加用户 数据通过量。在701处例示为模板且在702处精细化的CEM块和⑶D块(例如)可因此经配置 以对在703处接收并解调的信号字段进行解调。此信号字段可来自图6的网络节点601，经 由节点/信道条件信号602而提供。在704处，响应于在703处解调的信号字段信息，可部分重新配置发射(“TX”)路 径和数据(“DX”)路径中的一者或两者。举例来说，从信号字段或一些“控制”前同步码获 得的信息可为FFT点大小。如下文更详细地描述，可使用来自信号字段的信息来指定接收 器的FFT块和发射器的IFFT块的点大小。另外，可从信号字段确定将用于MMO发射器和 MIMO接收器的天线的数目，所述天线数目取决于MIMO模式和这些可用天线的数目。此夕卜， 可使用来自信号字段的信息来指定符号编码器的MIMO编码类型和相应地符号解码器的解 码类型。此外，可从在703处获得的信号字段信息来分别确定FEC编码器块和FEC解码器 块的FEC编码类型和相应地FEC解码类型。另外，进行此编码或解码所用的速率和类型(即，在信号字段中指示的信道码的 速率和类型)对系统负担有影响。举例来说，turbo编码器使用比相同速率的卷积编码器 多的资源。可从在703处获得的信号字段信息获得信道码的速率和类型以便缩放FEC解码 器块和FEC编码器块的大小以适应信道码的速率。举例来说，一旦FPGA最初已配置有CEM 块和CDD块，那么所述FPGA可响应于另一信号字段而被动态地重新配置，所述另一信号字 段(例如)可从不同固定或无线节点接收到。此外，应了解，各种场所可能具有不同的指定 发射器带宽，且因此提供发射器平台的能力可为有用的，所述发射器平台可经配置或动态 地重新配置以适应各种发射器带宽。为清楚起见且以实例而非限制方式，应假定此动态重 新配置为CEM块和CDD块中一者或两者的一个或一个以上功能块的动态部分重新配置，以 在不使用这些块中的一者或一者以上时完成。同时参看图6的框图进一步描述图4和图5，图6描绘无线网络600的示范性实施 例。为清楚起见且以实例而非限制方式，将数据准备先驱块450的FEC编码器404和交织器 405、和MIMO编码器413、IFFT块421，和MIM0-0FDM调制器块451的电路414描述为各自潜 在地经受整个或部分例示在FPGA的可编程逻辑中(例如，图2的可编程装置206中)，且在 部分重新配置的条件下进行重新配置，所述部分重新配置可动态加载或可不动态加载。同 样，将数据后接收块550的FEC解码器504和解交织器，以及后FFT CFO估计器515、MIMO 解码器517，和MIM0-0FDM解调器块551的FFT块521描述为各自潜在地经受整个或部分例 示在FPGA的可编程逻辑中(例如，图2的可编程装置206中)，且在部分重新配置的条件下 进行重新配置，所述部分重新配置可动态加载或可不动态加载。可响应于从节点601获得的节点/信道条件信号602中的信息来确定将使用的 FEC编码的类型。FEC编码器块404可实施于一个或一个以上层中，且可经部分重新配置， 或最初针对各种已知的FEC编码类型中任一者来进行配置。可用在MIM0-0FDM通信系统中 的实例编码类型包括里德_所罗门/维特比编码、CTC编码、LDPC编码和TPC编码。因此，
12可存在分别与里德-所罗门/维特比编码、CTC编码、LDPC编码和TPC编码相关联的单独部 分位流，用于使用部分重新配置在可编程逻辑中将这些类型的编码功能中一者例示为FEC 编码块404。此部分位流(即，部分位流611)可存储在存储器610中以供FPGA按需存取。 存储器610可为各种已知类型的存储器中的任一者，包括位于电路板上的固态存储器。将来自FEC编码器块404的输出(即，FEC编码的经扰码数据)提供给交织器405。 交织器405可包括一个或一个以上交织级，其最初可针对多种已知级中的任一者进行配置 或部分重新配置。交织器405的输出为数据位流410。因为基站可与多个订户或多个订户 站通信，所以MAC 201可向不同用户提供信息，不论是以点对点、广播，还是其它已知的通 信格式来提供。因此如已知的，可将多个用户映射到适当信道或副载波。除了用于基站以及还用 于个别订户单元的其它已知参数外，可经由控制寄存器(未图示)设定的与MAC 201相关 联的参数可(例如)包括副载波的数目、天线的数目，或包结构。可经由控制寄存器设定的 与包结构相关联的参数(例如)可包括以下一者或一者以上训练符号的数目、前同步码的 类型、导频位置，或循环前缀/后缀。与帧相关联的参数可为副载波到特定用户的映射，且 导频可与特定用户映射相关联。参数设定值及例示为与这些参数设定值相关联的电路最初 可经配置或部分重新配置以提供电路414。数据位流410作为输入提供给QAM调制器411。QAM调制器411为CEM块202的 MIM0-0FDM调制器块451的部分。因此，可存在与IFFT点大小相关联的相应部分位流。对 于此实例，可存在分别与64、128、256、512、1024或2048的点大小相关联的六个单独部分位 流，以用于针对选定点大小在可编程装置206的可编程逻辑中例示IFFT块421，所述点大小 可最初经配置或部分重新配置。将来自QAM调制器411的输出(S卩，经映射符号)提供给MIMO编码器413，以用 于MIMO编码或部分编码块。供在MIM0-0FDM通信系统中使用的符号编码模式的实例可包 括STBC编码或空间多路复用，其最初可在FPGA构造中配置或部分重新配置。将从MIMO编码器413输出的经编码符号输入到电路414，例如用于在特定用户的 导频和数据映射到特定副载波的情况下进行导频插入。导频插入将导频信息符号(即，关 于发射系统的信息)插入到预定副载波位置中。与发射器系统通信的接收器知道这些插入 的导频符号，因为其为预定的。另外，可存储一个或一个以上符号以用于检测预定前同步 码，所述前同步码可最初在FPGA构造中配置或部分重新配置。将自电路414输出的包作为输入提供给IFFT块421。可从多种大小中选择IFFT 的点大小。这些大小的实例为64、128、256、512、1024、2048等。可经由节点/信道条件信 号602将IFFT点大小信息传送给基站300。此外，在考虑所支持的IFFT点大小的数目时， 在可使用一个或一个以上IFFT电路来例示每一 IFFT支持的点大小的情况下，每一受支持 的IFFT点大小组合可存在相应部分位流。应了解，即使例示在可编程逻辑中的与CEM块202相关联的电路经受部分重新配 置，FPGA的剩余部分仍可继续操作。举例来说，CEM块202的操作可停止，同时⑶D块203 继续处理接收到的数据。解调/解码块551包括块511、513、515、517，和519到526。数据后接收块550包 括块503到506。这两组块中的块504、505、515、517和521中的一者或一者以上可各自潜
13在地使用可编程逻辑资源来至少部分地配置，所述可编程逻辑资源可响应于部分重新配置 而经重新配置。此部分重新配置可动态或可不动态地进行。应了解，图4的CEM块202的发射路径的FEC编码器404、交织器405、MIMO编码 器413和IFFT块421以相反功能性分别对应于图5的⑶D块203的接收路径的FEC解码 器504、解交织器505、MIM0解码器517和FFT块521。此外，一般来说，MIMO解码器517为 MIMO编码器413所进行的MIMO编码的相反操作。换句话说，如果(例如)使用一种类型的 编码，那么使用相应类型的解码，且因此对供编码的部分位流的选择预测了对供解码的部 分位流的选择。因此，⑶D块203可响应于相关联的CEM块202的部分重新配置而经部分 重新配置。响应于(例如)可从图6的节点/信道条件信号602获得的信号字段信息，可 从存储器610获得部分位流611的一个或一个以上部分位流，以用于CDD块203 (如本文中 所描述，包括其一个或一个以上可部分重新配置的块)的部分重新配置。另外应了解，可通 过将如本文中所描述的用于MIM0-0FDM通信系统的部分重新配置来减少FPGA的数目以及 相关联的电路板和其芯片组的大小和复杂性。虽然上文描述了根据本发明的一个或一个以上方面的示范性实施例，但在不脱离 由所附权利要求书和其等效物确定的本发明的范围的情况下，可想出根据本发明的一个或 一个以上方面的其它和进一步的实施例。列出步骤的权利要求并不暗示所述步骤的任何次 序。商标属于其相应所有者的财产。
1权利要求
一种用于提供通信系统的方法，其包含在可编程装置中例示物理层块；所述物理层块至少部分例示在所述可编程装置的可编程逻辑中；从通信网络的第一无线网络节点获得通信信息以使用所述可编程逻辑来配置所述通信网络的第二无线网络节点的所述物理层块的一部分；所述通信系统为所述通信网络的所述第二无线网络节点的部分；响应于所述通信信息来配置所述物理层块的所述部分；所述配置所述物理层块的所述部分包括响应于所述通信信息从部分位流的存储装置选择性地获得至少一个部分位流；所述通信信息与所述通信系统能够部署于其中的所述通信网络相关联；以及将所述至少一个部分位流加载到所述可编程逻辑中以用于所述物理层块的所述部分的所述配置。
2.根据权利要求1所述的方法，其中所述物理层块的所述部分的所述配置是发射器的动态部分重新配置；且 所述通信信息包括信号字段信息。
3.根据权利要求1所述的方法，其中所述物理层块是与所述通信系统的发射路径相关 联的信道编码/调制块。
4.根据权利要求3所述的方法，其中所述物理层块的所述部分包括前向纠错编码器和 交织器。
5.根据权利要求3所述的方法，其中所述物理层块的所述部分包括前同步码、导频和 资源映射块。
6.根据权利要求3所述的方法，其中所述物理层块的所述部分包括9多输入多输出编 码器或反向快速傅立叶变换块中至少一者。
7.根据权利要求1所述的方法，其中所述物理层块为与所述通信系统的接收路径相关 联的信道解码/解调块。
8.根据权利要求7所述的方法，其中所述物理层块的所述部分包括前向纠错解码器和 解交织器。
9.根据权利要求7所述的方法，其中所述物理层块的所述部分包括后快速傅立叶变换 载频偏移估计器。
10.根据权利要求7所述的方法，其中所述物理层块的所述部分包括多输入多输出解 码器或快速傅立叶变换块中至少一者。
11.一种通信系统，其包含 物理层块，其例示在可编程装置中；第一物理层块能够部分例示在所述可编程装置的可编程逻辑中，以动态地部分重新配 置所述物理层块的一部分；位流信息，可从部分位流的存储装置中可选择性地检索到所述位流信息以用于所述物 理层块的所述部分的所述动态部分重新配置；以及所述位流信息能够响应于从通信网络的发射所获得的控制信息而被选择性地检索到， 在所述通信网络中能够部署与所述物理块层相关联的通信系统。
12.根据权利要求11所述的通信系统，其中 所述发射为无线发射； 所述控制信息为信号字段；所述通信系统为所述通信网络的订户节点或基站中一者的部分；且所述通信系统为多输入多输出正交频分多路复用(“多输入多输出OFDM”)通信系统。
全文摘要
本发明描述用于支持多输入多输出正交频分多路复用(MIMO-OFDM)通信系统的对可编程逻辑的部分重新配置。可编程装置(305、306)中的PHY块(202、203)可大体上部分例示在所述可编程装置(305、306)的可编程逻辑中。控制信息是在网络节点(601、200)经部署时从网络节点(601、200)获得及/或来自包或帧的无线发射，所述控制信息在所述PHY块(202、203)中经解调。响应于所述经解调的控制信息，获得位流信息以使用所述可编程装置(305、306)的所述可编程逻辑来配置所述PHY块(202、203)的所述部分。
文档编号G06F17/50GK101965567SQ200980106322
公开日2011年2月2日 申请日期2009年2月18日 优先权日2008年2月25日
发明者克里斯多夫·H·迪克, 瑞哈温达·M·瑞欧 申请人:吉林克斯公司