卡主机lsi和具有该卡主机lsi的设置机器的制作方法

专利名称：卡主机lsi和具有该卡主机lsi的设置机器的制作方法
技术领域：
本发明涉及具有对SD卡等可移动卡和与此对应的嵌入模块(以下，称为卡模块) 进行控制的功能的卡主机LSI和具有该卡主机LSI的设置机器(set machine)。
背景技术：
多媒体开始在便携设备中普及，在便携式电话终端等中，SD卡等的可移动卡作为可装卸的外部存储介质而被广泛利用。此外，近年来eSD (embedded SD)等的嵌入模块作为内部存储装置之一嵌入于便携式电话终端等。目前，控制这些卡模块的卡主机LSI，为了对应形状以及规格不同的多种卡模块， 使得用于进行数据输入输出的输入输出端子数与最多的卡模块相等(例如，参照专利文献 1)。此外，近年来，为了卡模块间的复制、卡模块的容量扩充等，需要能够控制多个卡模块的1个或多个的卡主机LSI (例如，参照专利文献2)。专利文献1 JP特开2004-280808号公报专利文献2 JP特开2008-1；34701号公报图25和图沈表示使用现有的卡主机LSI的设置机器的结构的一例。图25所示的设置机器500具备主计算机50、卡主机LSI501、卡总线503、卡槽 S505a。卡主机LSI501具有主机I/F51、卡主机I/F502a。此外，卡槽是与4位对应的SD卡5(^a、8位对应的MMC(Multi Media Card) 51 都对应的槽。一般，SD卡的数据线是4位宽度，MMC的数据线4位宽度以及8位宽度。图25所示的设置机器500能够对应1 个 SD 卡 505a、或 1 个 MMC 卡 505a。图沈所示的设备机器500A具备主计算机50、卡主机LSI501A、卡总线503、504、 卡槽S505a、S505b。卡主机LSI501A具有主机I/F51、卡主机I/F502a、502b。也就是说， 图26的结构是在图25的结构中追加了卡主机I/F502b、卡槽S505b。此外，卡槽S505b也是与4位对应的SD卡50恥、8位对应的MMC5Mb都对应的槽。图沈所示的设置机器500A 能够对应2个SD卡50fe、505b、或者2个MMC51fe、515b，在这一点上与图25不同。此外，卡主机I/F502a、502b分别具有寄存器R502a、R502b、FIFO结构的缓冲器 B502a、502b。另外，卡总线503具有时钟线503a、指令线503b,以及多根(在此为8根)的数据线503c，卡总线504具有时钟线50 、指令线504b、以及多根(在此为8根)的数据线 5(Mc。主计算机50通过访问寄存器R502a、R502b,从而经由2个卡主机I/F502a、502b独立地控制卡模块。在此，卡主机I/F的数据线的根数与所对应的多种的卡模块之中的、数据线最多的卡模块相等。但是，在现有的结构下，使用数据线最多的卡模块以外的卡模块的情况下， 多根的数据线就处于未使用状态，数据线显得冗长。此外，近年来的主流在于能控制多个卡模块，该情况下，当每个卡模块都准备与最多的数据线相等根数的数据线时，要与卡模块的个数成比例地增加与数据线连接的输入输出端子数。因此，出现了安装面积增加、成本提高的问题。

发明内容
鉴于上述问题，本发明的目的在于在能够控制种类多样的多个卡模块的卡主机 LSI中减少输入输出端子数。本发明的第1方面的卡主机LSI具有控制多个可移动卡或作为嵌入模块的卡模块的功能，其中，该卡主机LSI具备M个卡主机I/F，能与N位的卡模块对应，被从所述卡主机 LSI外部进行控制，其中的N为1以上的整数，M为2以上的整数M个卡总线端子，分别与所述M个卡主机I/F对应，分别与所述卡主机LSI外部的M个卡总线连接；和桥电路，设置在所述M个卡主机I/F与所述M个卡总线端子之间，对所述M个卡主机I/F与所述M个卡总线端子之间的信号线连接关系进行设定。所述桥电路接受表示是否是控制(MXN)位的卡模块的(MXN)位模式的使能信号，在所述使能信号表示(MXN)位模式时，将所述信号线连接关系设定为连接该(MXN)位的卡模块的卡总线所对应的第1卡主机I/F与此外的卡主机I/F协调动作从而能控制该(MXN)位的卡模块的状态。根据该第1方面，由于能与N位的卡模块对应的卡主机I/F设置了 M个，因此卡主机LSI能够控制M个N位的卡模块。此外，桥电路在(MXN)位模式时，将卡主机I/F与卡总线端子之间的信号线连接关系设定为该(MXN)位的卡模块所涉及的卡主机I/F与此外的卡主机I/F协调动作从而能控制该(MXN)位的卡模块。由此，可使用N位对应的M个卡主机I/F控制(MXN)位的卡模块。也就是说，对于能控制(MXN)位的卡模块，不需要设置专用的卡总线端子，能够减少输入输出端子数。再有，由于不需要设置面向(MXN)位的卡模块的卡主机I/F，因此电路规模并不增大，能够抑制卡主机LSI的面积增加。此外，在上述第1方面所涉及的卡主机LSI中，优选所述卡总线各自作为信号线具备用于收发数据的数据线、用于指令的发送和响应的接收的指令线、用于发送时钟的时钟线，所述桥电路在所述使能信号表示(MXN)位模式时，将所述信号线连接关系设定为从所述第1卡主机I/F以外的卡主机I/F输出的时钟及指令不传达至所述卡总线的状态。据此，在(MXN)位模式时，从(MXN)位的卡模块所涉及的卡主机I/F以外的卡主机I/F输出的时钟及指令不传送至卡总线。此外，在所述第1方面所涉及的卡主机LSI中，优选所述卡总线各自作为信号线具备用于收发数据的数据线、用于指令的发送和响应的接收的指令线、用于发送时钟的时钟线，所述桥电路在所述使能信号表示(MXN)位模式时，将所述信号线连接关系设定为来自该(MXN)位的卡模块的响应不仅返回至所述第1卡主机I/F还返回至此外的卡主机I/F 的状态。据此，在(MXN)位模式时，来自(MXN)位的卡模块的响应也会返回至该(MXN) 位的卡模块所涉及的卡主机I/F以外的卡主机I/F。由此，能够避免因不返回响应引起的响
应差错。此外，在所述第1方面所涉及的卡主机LSI中，优选所述M个卡主机I/F各自具备响应判断电路，该响应判断电路判断响应相对于指令的正当性，在(ΜX N)位模式时，对于所述第1卡主机I/F以外的卡主机I/F，使所述响应判断电路的功能无效。据此，在(MXN)位模式时，对于(MXN)位的卡模块所涉及的卡主机I/F以外的卡主机I/F，响应的正当性的判定功能被设为无效。由此，能够避免因不返回响应引起的响应差错。此外，在所述第1方面所涉及的卡主机LSI中，优选在(MXN)位模式时，对于所述第1卡主机I/F以外的卡主机I/F，设定为仅能通知所发生的中断之中的与发送数据相关的差错中断。据此，在(MXN)位模式时，对于所述(MXN)位的卡模块所涉及的卡主机I/F以外的卡主机I/F，设定为仅能通知与发送数据相关的差错中断。由此，避免从(MXN)位的卡模块所涉及的卡主机I/F和其他的卡主机I/F重叠输出同样内容的中断。此外，在所述第1方面所涉及的卡主机LSI中，优选所述卡总线各自作为信号线具备用于收发数据的数据线、用于指令的发送和响应的接收的指令线、用于发送时钟的时钟线，所述桥电路在所述使能信号表示(MXN)位模式时，将所述信号线连接关系设定为表示该(MXN)位的卡模块状况的状况信息不仅返回至所述第1卡主机I/F还返回至此外的卡主机I/F。据此，在(MXN)位模式时，表示(MXN)位的卡模块状况的状况信息也返回至该 (MXN)位卡模块所涉及的卡主机I/F以外的卡主机I/F。由此，能够使(MXN)位的卡模块所涉及的卡主机I/F的其他的卡主机I/F的协调动作可靠地持续。此外，在所述第1方面所涉及的卡主机LSI中，优选所述卡主机LSI具备主机I/ F，接受来自所述卡主机LSI外部的控制信号；和位变换电路，设置在所述主机I/F与所述M 个卡主机I/F之间，所述位变换电路接受所述使能信号，在该使能信号表示(MXN)位模式时，针对经由所述主机I/F写入所述M个卡主机I/F的数据进行位排列的变换，使得所述第 1卡主机I/F和此外的卡主机I/F协调动作从而能对(MXN)位的卡模块进行数据写入。据此，由设置在卡主机LSI外部的主计算机改变数据的排列，从而不需要输出至卡主机LSI，能够减少主计算机的负担。也就是说，由硬件实现位排列的变换，由此能够实现高速且低耗电。此外，在所述第1方面所涉及的卡主机LSI中，优选具备保存所述使能信号的使能
寄存器。优选还具备在该卡主机LSI的电源起动时进行起动的高速起动顺序控制器，该高速起动顺序控制器判定(MXN)位的卡模块是否已与该卡主机LSI连接，在已连接时，将所述使能寄存器中所保存的所述使能信号设定为表示(MXN)位模式。据此，由于通过卡主机LSI内部的高速起动顺序控制器实行(MXN)位模式的设定，因此能够减轻在卡主机LSI外部设置的主计算机的起动时的负担。此外，因为由硬件控制能够高速地起动并且不需要使主计算机先起动，因此能够减少耗电。再有，优选所述高速起动顺序控制器在(MXN)位的卡模块与该卡主机LSI连接并且其他的卡模块也与该卡主机LSI连接时，将所述使能寄存器中所保存的所述使能信号设定为不表示(MXN)位模式。据此，在(MXN)位的卡模块和其他的卡模块都连接于卡主机LSI的情况下，通过以N位模式控制(MXN)位的卡模块，从而可使用双方的卡模块。此外，在所述第1方面所涉及的卡主机LSI中，例如M = 2。此外，在所述第1方面所涉及的卡主机LSI中，具备2个以上的所述M个卡主机I/F、所述M个卡总线端子、以及所述桥电路的组合，且具备第2卡主机I/F，在(MXN)位模式时，构成为所述第2卡主机I/F能经由所述M个卡总线端子之中的未使用的部分控制卡模块。据此，在(MXN)位模式时，由于第2卡主机I/F经由卡总线端子之中未使用的部分来控制卡模块，因此不会新增加卡总线端子，能够增加可控制的卡模块。此外，本发明的第2方面是一种设置机器，其具备所述第1方面所涉及的卡主机 LSI ；主计算机，控制所述卡主机LSI ；和M个卡槽或嵌入模块，分别与所述卡主机LSI的所述M个卡总线端子连接。此外，在所述第2方面所涉及的设置机器中，优选在(MXN)位的卡模块与所述卡主机LSI连接且其他的卡模块也与所述卡主机LSI连接时，所述主计算机不将所述卡主机 LSI设定为(MXN)位模式。此外，本发明的第3方面的卡主机LSI具有控制多个可移动卡或作为嵌入模块的卡模块的功能，其中，该卡主机LSI具备M个卡主机I/F，能与M位的卡模块对应，被从所述卡主机LSI外部进行控制，其中的i = 1 M，Ni为1以上的整数，M为2以上的整数；M 个卡总线端子，分别与所述M个卡主机I/F对应，分别与所述卡主机LSI外部的M个卡总线连接；和桥电路，设置在所述M个卡主机I/F与所述M个卡总线端子之间，对所述M个卡主机I/F与所述M个卡总线端子之间的信号线连接关系进行设定。所述桥电路接受表示是否是由多个卡主机I/F控制L位的卡模块的L位模式的使能信号，在该使能信号表示L位模式时，将所述信号线连接关系设定为连接该L位的卡模块的卡总线所对应的卡主机I/F与其他的卡模块协调动作从而能控制该L位的卡模块的状态，其中的L为2以上的整数。根据该第3方面，由于能与Ni位的卡模块对应的卡主机I/F设置了 M个，因此卡主机LSI能够控制M个卡模块。此外，桥电路在L位模式时，将卡主机I/F与卡总线端子之间的信号线连接关系设定为该L位的卡模块所涉及的卡主机I/F与其他的卡主机I/F协调动作从而能控制该L位的卡模块。由此，可使用多个卡主机I/F控制L位的卡模块。也就是说，对于能控制L位的卡模块，不需要设置专用的卡总线端子，能够减少输入输出端子数。再有，由于不需要设置面向L位的卡模块的卡主机I/F，因此电路规模并不增大，能够抑制卡主机LSI的面积增加。在本发明的第4方面的卡主机LSI具有控制多个可移动卡或作为嵌入模块的卡模块的功能，其中，该卡主机LSI具备M个卡主机I/F，能与N位的卡模块对应，被从所述卡主机LSI外部进行控制，其中的N为1以上的整数，M为2以上的整数；M个卡总线端子，分别与所述M个卡主机I/F对应，分别与所述卡主机LSI外部的M个卡总线连接；主机I/F，接受来自所述卡主机LSI外部的控制信号；和桥电路，设置在所述M个卡主机I/F与所述主机 I/F之间，将经由所述主机I/F接受的控制信号提供给所述M个卡主机I/F，并且进行所述 M个卡主机I/F设定。所述桥电路接受表示是否是控制(MXN)位的卡模块的(MXN)位模式的使能信号，在所述使能信号表示(MXN)位模式时，将所述M个卡主机I/F设定为连接该(MXN)位的卡模块的卡总线所对应的第1卡主机I/F与此外的卡主机I/F协调动作从而能控制该(MXN)位的卡模块的状态。根据该第4方面，由于能与N位的卡模块对应的卡主机I/F设置了 M个，因此卡主机LSI能够控制M个N位的卡模块。此外，桥电路在(MXN)位模式时，将M个卡主机I/F设定为该(MXN)位的卡模块所涉及的卡主机I/F与此外的卡主机I/F协调动作从而能控制该(MXN)位的卡模块。由此，可使用N位对应的M个卡主机I/F控制(MXN)位的卡模块。也就是说，对于能控制(MXN)位的卡模块，不需要设置专用的卡总线端子，能够减少输入输出端子数。再有，由于不需要设置面向(MXN)位的卡模块的卡主机I/F，因此电路规模并不增大，能够抑制卡主机LSI的面积增加。此外，本发明的第5方面的设置机器，具备所述第4方面所涉及的卡主机LSI ；主计算机，控制所述卡组合机LSI ；和M个卡槽或嵌入模块，分别与所述卡主机LSI的所述M个卡总线端子连接。本发明的第6方面的卡主机LSI具有控制多个可移动卡或作为嵌入模块的卡模块的功能，其中，该卡主机LSI具备M个卡主机I/F，能与Ni位的卡模块对应，被从所述卡主机LSI外部进行控制，其中的i = 1 M，Ni为1以上的整数，M为2以上的整数M个卡总线端子，分别与所述M个卡主机I/F对应，分别与所述卡主机LSI外部的M个卡总线连接； 主机I/F，接受来自所述卡主机I/F外部的控制信号；和桥电路，设置在所述M个卡主机I/ F与所述主机I/F之间，将经由所述主机I/F接受的控制信号提供给所述M个卡主机I/F， 并且进行所述M个卡主机I/F的设定，所述桥电路接受表示是否是由多个卡主机I/F控制 L位的卡模块的L位模式的使能信号，在该使能信号表示L位模式时，将所述M个卡主机I/ F设定为连接该L位的卡模块的卡总线所对应的卡主机I/F与其他的卡模块协调动作从而能控制该L位的卡模块的状态，其中的L为2以上的整数。根据该第6方面，由于能与Ni位的卡模块对应的卡主机I/F设置了 M个，因此卡主机LSI能够控制M个卡模块。此外，桥电路在L位模式时，将M个卡主机I/F设定为该L位的卡模块所涉及的卡主机I/F与其他的卡主机I/F协调动作从而能控制该L位的卡模块。 由此，可使用多个卡主机I/F控制L位的卡模块。也就是说，对于能控制L位的卡模块，不需要设置专用的卡总线端子，能够减少输入输出端子数。再有，由于不需要设置面向L位的卡模块的卡主机I/F，因此电路规模并不增大，能够抑制卡主机LSI的面积增加。根据以上的本发明，多个卡主机I/F可协调动作，从而能控制与各个的卡主机I/F 的对应位宽度不同的位宽度的卡模块。因此，不仅能够减少输入输出端子数，还能够抑制面积增加并降低成本。


图1是实施方式1所涉及的设置机器的结构图。图2是表示图1的结构中连接了 8位对应的MMC的状态的图。图3是表示图1中的桥电路机器周边的详细结构的图。图4是8位对应的MMC连接时的块写入执行时的时序图。图5是8位对应的MMC连接时的位变换电路的位排列变换的说明图。图6是图3的变形例。图7是表示在实施方式1中卡主机LSI控制嵌入模块的结构的图。图8是实施方式2所涉及的设置机器的结构图。图9是表示图8中的桥电路及其周边的详细结构的图。图10是实施方式3所涉及设置机器的结构图。
图11是实施方式1的变形例所涉及的设置机器的结构图。图12是实施方式1的变形例所涉及的设置机器的结构图。图13是实施方式4所涉及设置机器的结构图。图14是表示图13中的桥电路及其周边的详细结构的图。图15是表示卡主机/IF具有的寄存器的结构例的图。图16是表示卡主机/IF具有的寄存器的结构例的图。图17是表示图14中的#A访问控制电路的详细结构的图。图18是表示图17的#A访问控制电路的动作的时序图。图19是表示图14中的#B访问控制电路的详细结构的图。图20是表示图19的#B访问控制电路的动作的时序图。图21是实施方式5所涉及的设置机器的结构图。图22是表示图21中的定时调整电路的动作的时序图。图23是实施方式6所涉及的设置机器的结构图。图M是表示图22中的定时调整电路的动作的时序图。图25是具有现有的卡主机LSI的设置机器的结构图。图沈是具有现有的卡主机LSI的设置机器的结构图。符号说明10主计算机11、31 主机 I/F12使能寄存器13位变换电路14高速起动顺序控制器(squencer)100、100A、100B、100C、200、300 设置(set)机器101、101A、101B、101C、201、301 卡主机(card host) LSI102a、102b、102d、102e、102f 卡主机 I/F202a、202b、202c、202d、202e、202f、202g 卡主机 I/F103、104 卡总线103a、104a 时钟线10 、104b 指令线103c、103c 数据线105a、10 可移动卡105c、105d 可移动卡106、106，、106B、106C、206a、206b、206c 桥电路107a、107b、107c 选择器108 DATO 切换电路IllaUllb卡总线端子115a、115b、305c 嵌入模块600、800、900 设置机器601,801,901 卡主机 LSI
606、806、906 桥电路807、907定时调整电路B102a、Bl(^b 缓冲器C102a、C102b响应判断电路EN12使能信号
具体实施例方式以下，参照附图对本发明的实施方式进行说明。(实施方式1)图1是实施方式1所涉及的设置机器的结构图。本实施方式所涉及的设置机器具有控制作为可移动卡的一例的MMC、SD卡和对应这些卡总线规格的嵌入模块的功能。本发明所涉及的设置机器例如是便携式电话终端。对于以后的实施方式也同样。如图1所示，设置机器100具备主计算机10、卡主机LSI101、卡总线103、104、以及卡槽S105a、S105b。卡主机LSIlOl具有控制多个(图1中为2个)可移动卡或作为嵌入模块的卡模块的功能。图1中，可装卸的4位对应的SD卡105110 插入卡槽S105a、 SlOb 中。卡主机LSIlOl具备接受来自其外部的控制信号的主机I/F11、2个卡主机I/ F102a(#A)、102b (#B)、2个卡总线端子IllaUllb0卡主机I/F102a、102b分别具备作为独立的卡主控设备的功能，可对应4位的卡模块，经由主机I/F11由主计算机10控制。此外， 卡总线端子111a、Illb分别与卡主机I/F102a、102b对应，并分别与卡总线103、104连接。卡总线103具有时钟线103a、指令线103b、和4位数据线103c，与卡槽SlOfe连接。卡总线104具有时钟线104a、指令线104b、和4位数据线104c，与卡槽Sl(^b连接。时钟线103a、l(Ma是用于向卡槽S105a、Sl(^b发送时钟的信号线。指令线103b、104b是用于向卡槽S105a、Sl(^b发送指令，从卡槽S105a、Sl(^b接收响应的信号线。数据线103c、 l(Mc是用于收发数据的信号线。此外，在本实施方式中，卡总线104的数据l(Mc不仅与卡槽S105b连接，还与卡槽SlOfe连接。此外，卡主机I/F102a、102b分别具有寄存器R102a、R102b和FIFO结构的缓冲器 B102a、Bl(^b。并且，将来自卡槽S105a、S105b的响应和CRC差错等通过中断信号1102a、 1102b通知给主计算机10。再有，在本实施方式中，卡主机LSIlOl构成为可对应8位的卡模块。图2是表示图1的设置机器100的卡槽S105a中插入了 8位对应的MMC105c的状态的图。也就是说， 并不设置专用的卡总线端子，就可控制8位的卡模块。也就是说，卡主机LSIlOl还具备8位使能寄存器12、位变换电路13、以及桥电路 106。8位使能寄存器12保存表示是否控制8位的卡模块的使能信号EN12。使能信号EN12 有效(assert)时表示8位模式，无效(negate)时表示不是8位模式。使能信号EN12被发送至位变换电路13和桥电路106。此外，8位使能寄存器12也可以在主机I/F11内部。桥电路106设置在卡主机I/F102a、102b和卡总线端子IllaUllb之间，设定卡主机I/F102a、102b与卡总线端子111a、Illb之间的信号线连接关系。也就是说，使能信号 EN12有效时，将信号线连接关系设定为连接8位的卡模块的卡总线103所对应的作为第1卡主机I/F的卡主机I/F102a与其他的卡主机I/F102b协调动作，从而可控制该8位的卡模块的状态。位变换电路13设置在主机I/F11和卡主机I/F102a、102b之间，在使能信号EN12 有效时，针对经由主机I/F11写入卡主机I/F102a、102b的数据进行位的排列变换，使得卡主机102a、102b协调动作从而能对8位的卡模块进行数据写入。也就是说，位变换电路13在使能信号EN12无效时，若从主计算机10对卡主机I/ F102a、102b设定指令和参数，则分别对寄存器R102a、R102b写入指令和参数。此外，在写入数据时也同样，分别对缓冲器B102a、B102b写入数据。另一方面，在使能信号EN12有效时，若从主计算机10对卡主机I/FlOh设定指令和参数，则对寄存器R102a、R102b的双方写入相同的指令和参数。此外，在写入数据时，将后述的改变了位的排列的数据写入缓冲器 B102a、B102b。在读出数据时，分别从缓冲器BlOh、B102b读出恢复位排列的数据。图3是表示桥电路106及其周边的详细结构的图。如图3所示，桥电路106具备选择器107a、107b、107c和DATO切换电路108。选择器107a、107b、107c和DATO切换电路 108由使能信号EN12控制。选择器107a切换对时钟线10 的输出。也就是说，在使能信号EN12无效时，选择从卡主机I/F12b输出的时钟，另一方面在使能信号EN12有效时，选择固定值“O”。选择器107b切换对指令线104b的输出。也就是说，在使能信号EN12无效时，选择从卡主机I/ F102b输出的指令，另一方面，在使能信号EN12有效时，选择固定值“1”。通过选择器107a、 107b的动作，信号线连接关系被设定为如下状态在使能信号EN12有效时即表示8位时， 从卡主机I/F102b输出的时钟和指令不传送至卡总线104。由此，从卡主机I/F102b输出的时钟和指令不传送至卡总线104。选择器107c切换返回至卡主机I/F102b的响应。也就是说，在使能信号EN12无效时，选择从指令线104b输入的响应，另一方面，在使能信号EN12有效时，选择从与8位卡模块连接的指令线10 输入的响应。通过选择器107c的动作，信号线连接关系被设定为如下的状态在使能信号EN12有效即表示8位模式时，来自8位卡模块的响应不仅返回至卡主机I/FlO^i还返回至卡主机I/F102b。由此，在卡主机I/F102b中，能够避免因不返回响应引起的响应错误。DATO切换电路108，切换输入至卡主机I/F102b的数据的位O。也就是说，在使能信号EN12无效时，选择从数据线l(Mc输入的数据的位0，另一方面，在使能信号EN12有效的情况下，仅在指令CMDb_0表示写入指令时，选择从数据线103c写入的数据的位O。在本实施方式中，作为表示8位卡模块状态的状况信息的CRC (Cyclic Redundancy Check)状况以及忙碌信号，以数据线103c的数据的位O来进行发送。也就是说，通过DATO切换电路 108的动作，信号连接关系被设定为如下状态在使能信号EN12有效时即表示8位模式时， 8位卡模块的状况信息不仅返回至卡主机IFlO^i还返回至卡主机I/F102b。由此，能够可靠地持续卡模块主机I/F102a、102b的协调动作。此外，卡主机I/F102a、l(^b分别具备响应判断电路C102a、C102b和DATO判断电路D102a、D102b。响应判断电路Cl(^a、C102b针对所发送的指令CMDa_0、CMDb_0判断被应答的响应CMDa_I、CMDb_I的正当性。DATO判断电路010加、010沘判断在输入数据DATa_I、 DATb_I的位O发送的CRC状况和忙碌信号。
此外，在8位模式时，卡主机I/F102b可以不使用响应判断电路C102b和DATO判断电路D102b，而使用卡主机I/F102a的响应判断电路(:10 和DATO判断电路D102a的判断结果。此时，也可以使响应判断电路C102b和DATO判断电路D102b的功能无效。由此， 能够避免因不返回响应引起的响应错误。以下，对上述的本实施方式所涉及的结构的动作进行说明。首先，如图1所示，对 4位对应的SD卡105a、10 插入卡槽S10fe、Sl(^b时的动作进行说明。此时，在8位使能寄存器12中没设定“8位使能”，从而使能信号EN12无效。主计算机10通过起动步骤，经由主机I/F11以及位变换电路13在卡主机I/F102a 内的寄存器RlO^1设定“识别指令”。接收该设定之后，从卡主机Ι/FlOh经由卡总线103 向SD卡10 发送“识别指令”。在规定时间内从SD卡10 返回响应，从而主计算机10判断出已连接SD卡105a。此外，主计算机10也对卡主机I/F102b实行同样的处理，从而判断出已连接SD卡105b。然后，主计算机10，在解除8位使能寄存器12的“8位使能”的状态下，与以往同样，经由卡主机I/F102a、102b独立地控制SD卡10fe、105b。此时，在图3的结构中，对于SD卡10 ，从卡主机I/Fl(^a输出的时钟CLKaJ^ 令CMDa_0和数据DATa_0，通过桥电路106，分别经由时钟线103a、指令线103b以及数据线 103c输入至SD卡105a。从SD卡10 输出至指令线10 以及数据线103c的响应和数据， 分别通过桥电路106作为指令CMDa_I以及数据DATa_I输入至卡主机I/F102a。对于SD卡10 ，由于使能信号EN12无效，因此从卡主机I/F102b输出的时钟CLKb 以及指令CMDb_0分别由选择器107a、107b选择，此外数据DATb_0通过桥电路106a，分别经由时钟线104a、指令线104b以及数据线l(Mc被输入至SD卡105b。在选择器107c中， 从SD卡10 输出至指令线104b的响应RSI^b_I被选择，作为响应CMDb_I输入至卡主机I/ F102b。此外，在DATO切换电路108中，从SD卡10 经由数据线l(Mc输出的数据的位O 被选择。也就是说，从数据线10 输出的4位的数据DATb_I’作为数据DATb I输入至卡主机 I/F102b。接下来，如图2所示，对8位对应的MMC105c插入卡槽S105a时的动作进行说明。 该情况下，在8位使能寄存器12中设定“8位使能”，从而使能信号EN12有效。主计算机10通过起动步骤，经由主机I/F11和位变换电路13，在卡主机I/FlOh 内的寄存器RlO^1中设定“识别指令”。接受该设定之后，从卡主机Ι/FlOh经由卡总线103 向8位对应的MMC105c发送“识别指令”。在规定时间内，从8位对应的MMC105c没有返回响应的情况下，主计算机10判断为已连接MMC。接下来，主计算机10为了确认MMC的对应位，首先在8位使能寄存器12中设定“8 位使能”。由此，使能信号EN12有效。然后，从主计算机10对卡主机I/F102内的寄存器RlOh设定“总线宽度确认指令”。此时，由于使能信号EN12有效，因此位变换电路13对寄存器R102a、102b写入相同的指令。接下来，主计算机10对卡主机I/F102a内的缓冲器BlOh依次设定8位的测试模式(test pattern)。此时，由于使能信号EN12有效，因此位变换电路13对缓冲器B102a、 B102b写入改变位排列之后的测试模式。由此，卡主机I/F102a、102b对8位对应的MMC105c输出8位的测试模式。卡主机I/F102a、102b基于是否从8位对应的MMC105c返回规定的应答模式来判定对应位宽度，并将其结果输出至主计算机10。当对应位宽度被判定为8位时，在将8位使能寄存器12设定为“8位使能”，也就是使能信号EN12被设为有效的情况下，主计算机10使用卡主机I/F102a、102b控制8位对应的 MMC105c。此外，在已连接4位对应的MMC的情况下，主计算机10对8位使能寄存器12解除 “8位使能”设定，以后的处理与SD卡10 的情况同样，仅使用卡主机Ι/FlOh来控制4位对应的MMC。在使能信号EN12被设为有效时，在图3的结构中，从卡主机I/FlOh输出的时钟 CLKa、指令CMDa_0、数据DATa_0通过桥电路106a，分别经由时钟线103a、指令线103b以及数据线103c输入至8位对应的MMC105c。再有，从卡主机I/F102b输出的数据DATa_0，也通过桥电路106a分别经由数据线l(Mc输入至8位对应的MMC105c。此时，由于使能信号EN被设为有效，因此，选择器107a选择“0”，选择器107b选择 “1”。也就是说，来自卡主机I/F102b的时钟CLKb以及指令CMDb_0不通过桥电路106。从8位对应的MMC105c输出至指令线10 的响应，通过桥电路106a作为响应 CNDa_I输入至卡主机I/F102a。再有，该响应被选择器107c选择，作为响应CMDb_I输入至卡主机I/F102b。从8位对应的MMC105c输出至数据线103c的数据通过桥电路，作为数据DATa_I 输入至卡主机I/F102a。此外，DATO切换电路108根据从卡主机I/F102b输出的指令CMDb_0，选择数据 DATa_I的位O或者数据DATb_I，的位0，配合数据DATb_I，的位[3:1]作为DATb_I输入至卡主机I/F102b。图4是8位对应的MMC105c连接时的块写入实行时的时序图。图4(a)是8位对应的MMC105c的输入输出信号时序图，图4(b)是卡主机I/F102b侧的输入输出信号时序图。如图4(a)所示，为了实行数据传输处理，从指令线10 向MMC105c输出指令 "CMDx当MMC105c接收到该指令时，从指令线103b向卡主机I/F102a、102b输入响应 “Rsp”。并且，将打算写入的数据块依次从数据线103c、l(Mc输出至MMC105c，在数据块的最后对每个位线附加CRC。此外，在该最后的数据块发送时，为了实行数据停止处理，从指令线 103b 向 MMC105c 输出指令 “CMDy，，。然后，从MMC105c对数据线的DATa
输入接收到的数据的“CRC状况”和表示处理中的“忙碌”，最后，当MMC105c接受刚刚发送的指令时，从指令线10 对卡主机I/F102a、 102b输入响应“Rsp”，从而块数据写入处理结束。此外，在输入了响应“Rsp”时，卡主机I/ FlO^i输出表示对主计算机10有响应的中断信号1102a。如图4(b)所示，卡主机I/F102b侧的输出数据DATb_0[3:0]通过桥电路106输出至数据DATb [3:0]。在CRC输出之后，从MMC105C仅输入至数据DATa W]的“ CRC状况”和 “忙碌”，通过DATO判断电路108的切换也输出至数据DATb_I
0此外，卡主机I/F102b也可以对主计算机10进行屏蔽与响应相关的中断的设定， 从而不输出中断信号1102b。也就是说，在8位模式时，可以设定为对卡主机I/F102b仅通知所发生的中断之中、与发送数据相关的差错中断。或者，也可以代替具备选择器107C，对卡主机I/F102b的寄存器R102b设定“无响应”，使响应判断电路C102b的功能自身无效。图5是8位对应的MMC105c连接时的位变换电路13的位排列变换的说明图。如图5(a)所示，从主计算机10对8位对应的MMC105c写入16位数据al5 a0 时，主计算机10指定卡主机I/F102a内的缓冲器B102a的地址，向主机I/F11发送16位数据al5 a0o如图5 (b)所示，当从主机I/F发送这些信息时，位变换电路13将16位数据al5 a0之中、all a8、a3 a0的8位写入缓冲器B102a，将al5 al2、a7 a4的8位写入缓冲器B102b。块写入实行时等接下来写入数据的情况下，数据部分反复进行与上述同样的处理。此外，这里使用对缓冲器B102a、102b各写入8位的字节访问，但此外例如也可以在主机I/F11内部等进行32位积存，从而使用按照16位为单位对缓冲器B102a、B102b写入的字访问。当缓冲器中写入数据时，卡主机I/FlO^i在写入的8位数据all a8、a3 a0之中，将all a8输出至DATa_0[3] DATa_0
，接下来将a3 a9输出至DATa_0[3] DATa_0
o将此在数据部分反复，并在最后附加每位的CRC。卡主机I/F102b在写入的8 位数据al5 al2、a7 a3之中，将al5 al2输出至DATb_0[3] DATb_0
，接下来将 a7 a3输出至DATb_0[3] DATb_0W]。将此在数据部分反复，最后附加每位的CRC。这样，从数据线103c、104c，按照主计算机10写入的数据al5 a0的顺序，从高位起以8位为单位输出数据。此外，这里所示的位排列变换仅仅是一例，例如也可以使用划分为以2位为单位等的其他位排列变换。如上所述，根据本实施方式，多个卡主机I/F成组地协调动作，从而可控制与各个卡主机I/F的对应位宽度不同的位宽度的卡模块。因此，能够减少冗长的数据线，减少输入输出端子。此外，在连接多个卡模块的情况下，还能够抑制面积增加，降低成本。此外，在上述结构中，桥电路106与卡主机I/F102a、102b独立地设置，但作为变形例，可以如图6所示的卡主机LSI101A那样，采用将桥电路106嵌入于卡主机I/F102a’、 102b’的结构。图6的结构也与上述的结构同样地进行动作。此外，如图7所示，设置机器100A也可以不具备卡槽，而是卡主机LSIlOl控制嵌入模块115a、lMb的结构。此外，也可以构成为具备卡槽和嵌入模块双方的设置机器。此外，在本实施方式中，构成为数据线103c、104c的共计8位数据之中、低位4位由卡主机I/FlO^i处理，高位4位由卡主机I/F102b处理，但本发明并不限定于此。例如， 可以调换高位位和低位位，或者分为奇数和偶数各4位。也就是说，可以从8位选择任意的 4位进行组合。此外，在本实施方式中，将来自主计算机的数据宽度设为16位的小字节序 (little endian)，但本发明并不限定于此。在8位计算机的情况下，在主机I/F内部等可积存16位或32位，从而可以与本实施方式同样，可以对缓冲器B102a、102b进行字节访问或16位为单位的字访问，在32位计算机的情况下，可以按16位单位进行字访问。此外，在本实施方式中，使用位变换电路13改变位的排列，但也可以没有位变换电路13。该情况下，主计算机10通过将改变了位排列的数据发送至主机I/F11，从而能够实现同样的处理。
此外，在本实施方式中，构成为8位对应的MMC105c可插入卡槽S105a，但本发明并不限定于此，也可以构成为可插入卡槽Sl(^b—侧。该情况下，在桥电路106中，在卡主机 I/FlOh侧设置选择器107a、107b、107c和DATO切换电路108即可。此外，在本实施方式中，对通过可对应4位的卡模块的2个卡主机I/F来控制8位的卡模块的结构进行了说明，但本发明并不限定于此。例如，对于通过可对应8位的卡模块的2个卡主机I/F能控制16位卡模块的结构，与本实施方式同样也能够实现。此外，对于通过可对应2位的卡模块的4个卡主机I/F能控制8位卡模块的结构，与本实施方式同样也能够实现。也就是说，对于通过可对应N位的卡模块的M个卡主机I/F (N为1以上的整数，M为2以上的整数)能控制(MXN)位卡模块的结构，与本实施方式同样也能够实现。(实施方式2)在实施方式2中，对具备如下的卡主机LSI的设置机器进行说明，该卡主机LSI具备多个实施方式1所示的2个的卡主机I/F、2个卡总线端子以及桥电路的组合。图8是实施方式2所涉及的设置机器的结构图。在图8中，对于与图1共同的结构要素附于与图1相同的符号。如图8所示，设置机器200具备主计算机10、卡主机LSI201、 卡总线 103、104、213、214、215、216、217 以及卡槽 S205a、S205b、S205c、S205d、S205e、 S205f、S205g。在图 8 中，卡槽 S205a、S205c、S205e 中分别插入 8 位对应的 MMC105c、105d、 105e,卡槽S205g中插入可装卸的SD卡105f。卡主机LSI201 具备卡主机 I/F202a(#A)、202b (#B)、桥电路 206a(#AB)、卡主机 I/F202c (#C)、202D (#D)、桥电路 206b (#CD)、卡主机 I/F202e (#E)、202f (#F)、桥电路 206c(#EF)。这些由与实施方式1同样的结构组成。此外，区别于这些，具备作为第2卡主机I/F的卡主机I/F202g(#G)。此外，8位使能寄存器22将图1的8位使能寄存器12从1位扩展为3位，位变换电路23将位变换电路13扩展为能够对应卡主机I/F20M 202f。从8位使能寄存器22 向位变换电路23发送被扩展为3位的使能信号EN22。此外，使能信号EN22的位0、1、2分别被送至桥电路206a、206b、206c。图9是表示桥电路206a、206b、206c以及卡主机I/F202g及其周边的详细结构。此夕卜，图9中仅表示桥电路206a的内部结构，桥电路206b、206c的内部结构被省略，但其结构与桥电路206a相同。桥电路206a由与图3所示的桥电路106同样的结构组成。其中，使能信号EN22 有效时的对选择器107a、107b的输入，为来自卡主机I/F202g的输出。也就是说，选择器 107a、107b在使能信号EN22被设为无效时，选择从卡主机I/F202b输出的时钟CLKb、指令 CMDb_0,在使能信号EN22被设为有效时，选择从卡主机I/F202g输出的信号。此外，卡主机I/F202g作为输入输出信号线具备时钟线217a’(CLKg)、指令线 217b，(CMDg_0和CMDg_I)以及4位的数据线217c’ (DATg_0和DATg_I)。此外，针对时钟线10 在图3中是输出专用，这里为双向信号线。卡主机I/F202g的输入输出信号线以如下方式连接桥电路206a、206b、206c等。4 位的数据线217c，的输出侧(DATg_0)中，位3、2与桥电路206a的选择器107a、107b连接， 位1、0与桥电路206b的选择器107a、107b连接。另一方面，在4位的数据线217C，的输入侧(DATg_I)中，位3、2与时钟线104a(CLKb_I)、指令线104a(RSPb_I)连接，位1、0与时钟线214a(CLKd_I)、指令线214b (RSPd_I)连接。再有，时钟线217a，(CLKg)与桥电路206c 内的选择器107a连接。指令线217b，的输出侧(CMDg_0)与桥电路106c的选择器107b连接，输入侧(CMDg_I)与指令线216b的输入侧(RSPf_I)连接。基于这种结构，在8位模式时，卡主机I/F202g可经由卡总线端子中未使用的部分 (与时钟线104a.214a.216a和指令线104b,214b,216b连接的卡总线端子)，控制插入卡槽S205g的SD卡105f。也就是说，在8位对应的MMC105c、105d、105e已连接时，即使能信号EN22其3位都被设为有效时，将未使用的时钟线l(Ma、214a、216a和指令线104b、214b、 216b分配给用于控制SD卡105f的时钟线217a、指令线217b、4位数据线217c，从而能够构筑新的卡总线217。此外，对于时钟线104a、指令线104b的输入输出切换，在未使用卡总线217时，分别是输出固定、卡总线I/F202b的输出信号CMODEb，在使用卡总线217时，都由卡主机I/ F202g的输出信号DATOEg控制。时钟线2Ha、216a、指令线214b、216b的输入输出切换也同样。根据上述的实施方式，在8位模式时，经由卡总线端子之中未使用的部分，能控制其他的卡模块，因此，在不增加卡主机LSI的输入输出端子的情况下，就能够增加设置机器的卡槽。(实施方式3)图10是实施方式3所涉及的设置机器的结构图。在图10中，对于与图1共同的结构要素附于与图1相同的符号，在此省略其详细说明。如图10所示，设置机器300具备主计算机10、卡主机LSI301、卡总线103、104、8 位对应的嵌入MMC305c、以及卡槽S105b。也就是说，卡主机LSI301经由卡总线103控制嵌入MMC305c。此外，卡主机LSI301中，主机I/F31具有高速起动顺序控制器(sequencer)， 并具备导入(BOOT)切换端子310，在这两点上与图1的卡主机LSIlOl不同。高速起动顺序控制器14在导入切换端子310有效时，在卡主机LSI301的电源起动时进行起动。此外，在8位对应的嵌入MMC305c中，保存着主计算机10的导入程序BT305。在设置机器300起动时，主计算机10从8位对应的嵌入MMC305c读出并执行导入程序BT305。 此外，稳定时与实施方式1同样，主计算机10经由主机I/F31控制卡主机LSI301整体。以下，对与高速起动顺序控制器14相关的动作进行说明。在设置机器300起动时即卡主机LSI301的电源起动时，如果导入切换端子310有效，则主机I/F31内部的高速起动顺序控制器14起动，代替主计算机10进行动作。首先， 高速起动顺序控制器14发出指令，进行以下判定。 与卡总线103连接的卡种类的判定 与卡总线103连接的卡是否有导入(导入程序)对应的判定判断为与卡总线103连接的卡也就是8位对应的嵌入MMC305c导入对应时，高速起动顺序控制器14控制卡主机I/FlOh的寄存器R102a、缓冲器B102a，将导入数据保存至卡主机I/F102a内部的缓冲器B102a。然后，发出卡初始化指令，对8位使能寄存器12设定“8位使能”，判定8位对应的嵌入MMC305c是否是8位对应。在不是8位对应的情况下， 解除8位使能寄存器12的“8位使能”，以4位模式进行动作。也就是说，高速起动顺序控制器14判断8位的卡模块是否已与卡主机LSI301连接，在已连接时，将保存在使能寄存器12中的使能信号EN12设定为表示8位模式。这样，通过在卡主机LSI301中内置高速起动顺序控制器14，从而不仅自动读出导入程序BT305，而且能够仅由卡主机LSI301处理卡初始化和数据位宽度的设定。因此，可削减主计算机10的负担，可高速起动8位对应的嵌入MMC305c。此外，在电源起动时导入切换端子301无效的情况下，高速起动顺序控制器14 不进行动作，进行与实施方式1同样的动作，与通常的MMC同样地对待8位对应的嵌入 MMC305c。也就是说，主计算机10进行8位对应的嵌入MMC305c的初始化、对8位使能寄存器12设定“8位使能”等的控制。此外，高速起动顺序控制器14发出指令，并判定卡种类和导入对应，但本发明并不限定于此。例如，通过另外设置设定它们的端子，从而不需要基于发出指令的判定，可以进一步高速起动。此外，本实施方式中将导入数据保存至缓冲器BlOh之后，判定是否8位对应，但本发明并不限定于此。例如，通过设置设定是否8位对应的端子，从而在8位对应时导入数据也以8位模式保存，可进一步高速起动。根据以上的本实施方式，由主机I/F31内部设置的高速起动顺序控制器14控制8 位使能寄存器12，从而除了实施方式1的效果之外，还获得能够减轻主计算机10的负担的效果。此外，由于以硬件控制，能够高速起动，并且不需要使主计算机10先起动，因此能够减少耗电。此外，优选高速起动顺序控制器14在8位卡模块已连接于卡主机LSI301时，与此同时其他的卡模块也连接于卡主机LSI301时，将使能寄存器12中保存的使能信号EN12设定为不表示8位模式。这与主计算机对卡主机LSI设定8位模式与否的情况同样。也就是说，在8位的卡模块已与卡主机LSI连接时，与此同时其他的卡模块也与卡主机LSI连接的情况下，主计算机优选不将卡主机LSI设定为8位模式。此外，在上述各实施方式中，设与桥电路连接的2个卡总线的仅某一方可与8位对应的卡模块连接。相对于此，如图11所示的设置机器100B那样，对于与卡主机LSI101B的桥电路106B连接的2个卡总线103、104的双方都能与8位对应的卡模块连接的结构，也可容易地实现。在图11的结构中，4位数据线103c与卡槽Sl(^b连接，在卡槽S10fe、Sl(^b的双方插入8位对应的MMC105c、105d。桥电路106B中，不仅在卡主机I/F102b侧，在卡主机I/ F102a侧也具备图3所示的选择器107a、107b、107c和DATO切换电路108。并且，主机I/ Fll将表示8位对应的MMC插入了卡槽S105a、S105b的哪个当中的切换信号SW12提供给桥电路106B。此外，图12表示利用3个卡主机I/F控制8位对应的卡模块的结构。在图12所示的设置机器100C中，卡主机LSIIOlC中，在3个卡主机I/F102d、10加、102f与3个卡总线端子121a、121b、121c之间，设置桥电路106c。卡总线端子121a、121b、121c经由卡总线 123、124、126分别与卡槽S105d、S105e、S105f连接。此外，数据线lMc、126c连接于卡总线S105d。也就是说，通过将2位的数据线123c、12 和4位的数据线126c合起来的8位的数据线，来控制8位对应的MMC105c。桥电路106C在卡主机I/F10&侧和卡主机I/F102f 侧具备图3所示的选择器107a、107b、107c和DATO切换电路108。
此外，在上述实施方式中，对将某卡总线的全部数据线用于其他卡模块的控制的情况进行了说明，但也可以将该卡总线的数据线的一部分用于其他卡模块的控制。例如，在图1的结构中，卡总线104的数据线l(Mc总计8位，可以将其中的4位与卡槽SlOfe连接。由上述说明可知，上述各实施方式可容易地扩展为以下的结构。也就是说，采用具备一种桥电路的结构，该桥电路设定能与Ni (i = 1 M)位的卡模块对应的M个卡主机I/ F (Ni为1以上的整数，M为2以上的整数)、M个卡总线端子、M个卡主机I/F与M个卡总线端子之间的信号线连接关系。并且，桥电路接收表示是否是由多个卡主机I/F控制L(L为 2以上的整数)位的卡模块的L位模式的使能信号，在该使能信号表示L位模式时，将M个卡主机I/F与M个卡总线端子之间的信号线连接关系设定为，连接该L位的卡模块的卡总线所对应的卡主机I/F与其他的卡主机协调动作从而能控制该L位的卡模块的状态。(实施方式4)图13是实施方式4所涉及的设置机器的结构图。在图13中，对于与图1共同的结构要素附于与图1相同的符号，在此省略其详细说明。如图13所示，设置机器600具备主计算机10、卡主机LSI601、卡总线103、104、以及卡槽S105a、S105b。卡主机LSIS601与图1的卡主机LSIlOl同样，具备控制多个卡模块的功能。此外，卡主机LSI601构成为可对应8位的卡模块。图13表示8位对应的MMC105c 插入设置机器600的卡槽S105a的状态。卡主机LSI601中，桥电路606位于卡主机I/F102a、l(^b与位变换电路13之间， 在这一点上与图1的卡主机LSIlOl不同。桥电路606与位变换电路13由卡主机总线610 连接，桥电路606与卡主机I/F102a由#A访问总线611连接，并且桥电路606与卡主机I/ F102b由1 访问总线612连接。此外，卡主机I/F102a、102b分别对桥电路606输出忙碌解除中断信号IBlOla、IB102b。所谓忙碌解除中断信号，是在发出写指令时在写数据传输之后发送的忙碌状况被“忙碌解除”的情况下，设定为有效的中断。图14是表示桥电路606及其周边的详细结构的图。如图14所示，桥电路606具备#A访问控制电路613和#B访问控制电路614，卡主机LSI601将从外部经由主机I/F11 接收到的控制信号提供给卡主机I/F102a、102b，并且，进行卡主机I/F102a、102b的设定。卡主机总线610具有用于传输时钟信号CK_aO、CK_bO、地址信号AD_abO、芯片使能 CS_aO、CS_bO、写使能 WE_aO、WE_bO、写数据 WD_aO、WD_bO、读使能 RE_aO、RE_bO、读数据 RD_a0、RD_b0的信号线。这些信号被输入至#A访问控制电路613或/和#B访问控制电路 614。#A访问总线611具有用于传送从#A访问控制电路613输出的时钟信号CK_a 1、地址信号AD_al、芯片使能CS_al、写使能WE_al、写数据WD_al、读使能RE_al、以及从卡主机 Ι/FlOh输出的读数据RD_al的信号线。#B访问总线612具有用于传送从#B访问控制电路614输出的时钟信号CK_bl、地址信号AD_bl、芯片使能CS_bl、写使能WE_bl、写数据WD_ bl、读使能RE_bl、以及从卡主机I/F102b输出的读数据RD_bl的信号线。图15和图16分别是表示卡主机I/F102a、102b具有的寄存器R102a、R102b的结构例的图。在图15以及图16中，(a)是寄存器映射，其内容在寄存器R102a、R102b中相同， 仅地址不同。此外，(b)表示中断屏蔽寄存器的位分配。中断屏蔽寄存器的作用是在中断发生时，按照每个原因设定所要屏蔽的中断，使得中断被无效。在寄存器R102a中地址OxOOA为中断屏蔽寄存器，寄存器R102b中地址OxlOA为中断屏蔽寄存器。位0被分配了响应中断屏蔽，位1被分配了忙碌解除中断屏蔽，位2被分配了写请求中断屏蔽，位3被分配了读请求中断屏蔽，位4被分配了 CRC差错中断屏蔽。此外，(c)表示中断原因寄存器的位分配。 中断原因寄存器的作用在于在中断被设为有效时显示中断的原因。在寄存器R102a中地址 OxOOC为中断原因寄存器，在寄存器R102b中地址OxlOC为中断原因寄存器。位0被分配了响应中断，位1被分配了忙碌解除中断，位2被分量写请求中断，位3被分配了读请求中断， 位4被分配了 CRC差错中断。以下，对上述的本实施方式所涉及的结构动作进行说明。在使能信号EN12被设为无效时，#A访问控制电路613以及#B访问控制电路614 中通过各信号。也就是说，经由卡主机总线610输入的信号CK_aO、AD_abO、CS_aO、WE_aO、 WD_a0、RE_a0 通过 #A 访问控制电路 613，分别作为信号 CK_al、AD_al、CS_al、WE_al、WD_al、 RE_al输出至卡主机I/F102a。此外，从卡主机I/Fl(^a输出的信号RD_al通过#A访问控制电路613，作为信号RD_aO输出卡主机总线610。同样，经由卡主机总线610输入的CK_ b0、AD_b0、CS_b0、TO_b0、WD_b0、RE_b0 通过 #B 访问控制电路 614，分别作为 CK_bl、AD_bl、 CS_bl、WE_bl、WD_bl、RE_bl输出至卡主机I/F102b。此外，从卡主机102b输出的信号RD_ bl通过#B访问控制电路614，作为信号RD_bO输出至卡主机总线610。此外，在使能信号EN12的无效开始时，桥电路606将卡主机I/F102a、102b的终端屏蔽寄存器(寄存器R102a的地址OxOOA、寄存器R102b的地址OxlOA)的位1设定为“忙碌解除中断屏蔽”。通过该设定，在使能信号EN12被设为无效期间，从卡主机I/F102a、102b 输出的忙碌解除中断信号IB102a、IB102b不会被设为有效。在使能信号EN12被设为有效时，#B访问控制电路614作为时钟信号CK_bl输出与时钟信号CK_al相同的时钟信号CK_aO。由此，卡主机I/F102a、102b都与时钟信号CK_aO 同步地进行动作。也就是说，卡总线103中的输入输出数据DATa_I、DATa_0和卡总线104 中的输入输出数据DATb_I、DATb_0与相同的时钟信号CLKa同步地进行输入输出。此外，#A访问控制电路613分别对寄存器R102a的地址0x000、0x002、0x004设定指令、指令自变量(command argument) 1、2的情况下，#B访问控制电路614对各输入信号进行变换，使得在寄存器R102b的地址0X100、0X102、0X104中也设定同样的内容，并输出至 #B访问控制总线612。访问寄存器RlO^1的上述以外的地址、或者寄存器R102b的情况下，除了时钟信号 CK_bl以外，与使能信号EN12被设为无效时同样，卡主机总线610的各信号以及来自卡主机 I/F102a、102b的信号，通过#A访问控制电路613或#B访问控制电路614。此外，#B访问控制电路614对寄存器R102b的地址0x106设定为“时钟外部输出停止”。由此，卡主机I/F102b被设定为不输出时钟的状态，时钟信号CLKb为输出停止。此外，#B访问控制电路614对寄存器R102b的地址0x100设定为“无响应”。由此，卡主机I/ F102b中，响应判断电路C102b的功能无效，即便在不返回响应CMDb_I的情况下，也正常动作。此外，对于这种寄存器设定，可让访问控制电路614生成设定用信号，也可以让主计算机10进行设定。在向8位对应的MMC105c发出写指令的情况下，在写数据传输之后，还需要作为仅在数据DATa_I
发送的卡的状况信息的忙碌状况的控制。
在使能信号EN12的有效开始时，#A访问控制电路613在寄存器RlO^i的地址 OxOOAdi 1设定“忙碌解除中断屏蔽解除”。由此，可从卡主机Ι/FlOh使忙碌解除中断信号IBlO^i有效。寄存器R102a的地址0x008和寄存器R102b的地址0x108的忙碌状况被默认设定为“忙碌”。在写数据传输之后，当状况信息经由数据DATa_I
输入至DATO判断电路D102a 时，判断“CRC状况”和“忙碌”，仅在忙碌被解除时，“忙碌解除”才写入寄存器R102a的地址 0x008，“忙碌解除中断”才写入地址OxOOC、位1。与此同时，输出至桥电路606的忙碌解除中断信号IBlO^1被设为有效。当忙碌解除中断信号IBlO^i被设为有效时，#A访问控制电路613对寄存器R102a 的地址OxOOC、位1的“忙碌解除中断”进行清除设定，#B访问控制电路614对寄存器R102b 的地址0x108设定“忙碌解除”。由此，卡主机I/F102a、l(^b都处于“忙碌解除”且“无中断原因”，将寄存器R102a 的地址0x008、寄存器R102b的地址0x108的忙碌状况恢复为“忙碌”之后，继续进行处理。对于来自卡主机I/F102b的中断1102b，可以设定为能够通知其全部，但对于卡主机I/F102b，可以仅通知所发生的中断之中的与发送数据相关的差错中断。对于该设定，既可以由#B访问控制电路614生成设定用信号，也可以由主计算机10来设定。接下来，对桥电路606中的#A访问控制电路613和#B访问控制电路614的结构例进行说明。图17是表示#A访问控制电路613的详细结构的图。如图17所示，#A访问控制电路 613 具备:#A 信号输出电路 615、选择器 616a、616b、616c、616d、616e、616f、616g。图18是表示#A访问控制电路613的动作的时序图，(a)是对#A访问控制电路613 的输入信号，(b)是来自#A访问控制电路613的输出信号。此外，期间T1、T2、T3、T4分别表示使能信号ΕΝ12无效时、使能信号ΕΝ12边沿检测时、使能信号ΕΝ12有效且忙碌解除中断IBlO^i无效时、使能信号ΕΝ12有效且忙碌解除中断IBlO^i有效时。在使能信号ΕΝ12被设为无效时(期间Tl)，选择器616a、616b、616c、616d、616e、 616f、616g 分别选择输入信号 CK_a0、AD_a0、CS_a0、TO_a0、WD_a0、RE_a0、RD_al (直接使其通过)，作为 CK_al、AD_al、CS_al、WE_al、WD_al、RE_al、RD_a0 输出。在使能信号EN12的边沿检测时(期间T2)，#A信号生成电路615生成“忙碌解除中断屏蔽/屏蔽解除”设定用信号。选择器616a、616b、616C、616d、616e、616f将由#A信号生成电路615所生成的信号作为CK_al、AD_al、CS_al、TO_al、WD_al、RE_al输出。在此，所谓的“忙碌解除中断屏蔽/屏蔽解除”设定用信号，是在时钟信号CK_al的上升沿地址AD_ al为“OxOOA”、芯片使能CS_al有效、写使能WE_al有效、读使能RE_al无效。并且，写数据 WD_al在使能信号EN12从0(无效)变化至1 “有效”时为“忙碌解除中断屏蔽解除”，在使能信号EN12从1 (有效)变化至0 (无效)时为“忙碌解除中断屏蔽”。在使能信号EN12有效且忙碌解除中断IBlO^i无效时(期间T3)，选择器616a、 616b、616c、616d、616e、616f、616g 选择输入信号 CK_a0、AD_ab0、CS_a0、WE_a0、WD_a0、RE_ a0、RD_al (直接使其通过)，作为信号 CK_al、AD_al、CS_al、WE_al、WDa_l、RE_al、RD_a0 输出ο在使能信号EN12有效且忙碌解除中断IBlO^1有效时(期间T4)，#A信号生成电路615生成“忙碌解除”设定用信号。选择器616a、616b、616c、616d、616e、616f，将由#A信号生成电路615所生成的信号作为信号CK_al、AD_al、CS_al、WE_al、WD_al、RE_al输出。在此，所谓的“忙碌解除”设定用信号，是在时钟信号CK_al的上升沿地址AD_al为“OxOOC”、 芯片使能CS_al有效、写使能WE_al有效、写数据WD_al为“中断清除”、读使能RE_al无效。图19是表示#B访问控制电路614的详细结构的图。如图19所示，#B访问控制电路 614 具备:#B 信号输出电路 617、选择器 618a、618b、618c、618d、618e、618f、618g。图20是表示#B访问控制电路614的动作的时序图，(a)是对#B访问控制电路614 的输入信号，(b)是来自#B访问控制电路614的输出信号。此外，期间T1、T2、T3、T4分别表示使能信号ΕΝ12无效时、对寄存器RlO^1设定指令/指令自变量时、对寄存器RlO^1指令/指令自变量设定以外的访问或对寄存器R102b的访问时、忙碌状况写入时。期间T2、 T3、T4中，使能信号都被设为有效。在使能信号ΕΝ12被设为无效时(期间Tl)，选择器618a、618b、618c、618d、618e、 618f、618g 分别选择输入信号 CK_bO、AD_abO、CS_bO、WE_bO、WD_bO、RE_bO、RD_bl (直接使其通过)，作为信号 CK_b 1、AD_b 1、CS_b 1、WE_b 1、WD_b 1、RE_b 1、RD_bO 输出。在对寄存器R102的指令/指令自变量设定的情况下(期间1 ，选择器618a、 618c、618d、618e 分别选择输入信号 CK_aO、CS_aO、WE_aO、WD_aO，作为信号 CK_bl、CS_bl、 WE_bl、WD_bl输出。此外，选择器618b，将由#B信号生成电路617变换为寄存器R102b的指令/指令自变量设定地址“AD_ab0+0X100”之后的地址，作为AD_bl输出。对寄存器RlO^1的指令/指令自变量设定以外的读/写访问或对寄存器R102b的读写访问的情况下(期间T3)，选择器618a、618b、618C、618d、618e分别选择输入信号CK_ b0、AD_abO、CS_bO、WE_bO、WD_bO，作为信号 CK_b 1、AD_b 1、CS_b 1、WE_b 1、WD_b 1 输出。在忙碌解除中断IBlO^1被设为有效的情况下(期间T4)，#B信号生成电路617生成用于对寄存器R102b写入忙碌状况“忙碌解除”的信号。选择器618a、618b、618c、618d、 618e将由#B信号生成电路617生成的信号选择输出至卡主机I/F102b。在此，所谓用于写入忙碌状况“忙碌解除”的信号，是指在时钟CK_bl的上升沿地址AD_bl为“0x108”、芯片使能CS_bl有效、写使能WE_bl有效、数据WD_bl为“忙碌解除”。 此夕卜，时钟信号CK_aO作为时钟信号CK_bl输出。如上所述，根据本实施方式，多个卡主机I/F成组来进行协调动作，从而可控制与各个卡主机I/F的对应位宽度不同的位宽度的卡模块。因此，能够减少卡总线中的冗长的数据线，能够减少输入输出端子数。此外，在连接多个卡模块的情况下，还能够抑制面积增加，降低成本。此外，在本实施方式中，使用位变换电路13改变位的排列，但也可以不使用位变换电路13。该情况下，微计算机10通过将改变了位排列的数据发送至主机I/F11，从而能够实现同样的处理。此外，桥电路606设置在卡主机I/F102a、102b与主机I/F11之间即可。此外，在上述的结构中，桥电路606与卡主机I/F102a、102b独立地设置，但也可以采用将桥电路嵌入于卡主机I/F的结构。此外，设置机器也可以构成为不具备卡槽而由卡主机LSI601控制嵌入模块。此外，也可以构成为具备卡槽和嵌入模块双方的设置机器。此外，在本实施方式中，采用8位对应的MMC105c可插入卡槽S105a的结构，但也可采用能插入卡槽Sioa3侧的结构。此外，在本实施方式中，对由能与4位的卡模块对应的2个卡主机I/F可控制8位的卡模块的结构进行了说明，但并不限定于此。例如，对于由能与8位的卡模块对应的2个卡主机I/F可控制16位的卡模块的结构，也能与本实施方式同样地实现。此外，对于由能与2位的卡模块对应的4个卡主机I/F可控制8位的卡模块的结构，也能与本实施方式同样地实现。也就是说，对于由能与N位的卡模块对应的M个卡主机I/F(N为1以上的整数， M为2以上的整数)可控制(MXN)位的卡模块的结构，能与本实施方式同样地实现。此外，也可以与实施方式2同样，构成具备多个本实施方式所示的M个卡主机I/F、 M个卡总线端子以及桥电路的组合的卡主机LSI。并且，例如在8位模式时，可以构成为此外的第2卡主机I/F经由卡总线端子之中的未使用的部分能控制其他的卡模块。此外，也可以与实施方式3同样，设置卡主机LSI的电源起动时起动的高速起动顺序控制器。并且，该高度起动顺序控制器判定(MXN)位的卡模块是否已与卡主机LSI连接， 在已连接时，将使能寄存器中保存的使能信号设定为表示(MXN)位模式。或者，对于该高速起动顺序控制器，不仅(MXN)位的卡模块而且其他的卡模块也已连接于卡主机LSI时， 也可以将使能寄存器中保存的使能信号设定为不表示(MXN)位模式。或者，不仅(MXN)位的卡模块而且其他的卡模块也与卡主机LSI连接时，主计算机10也可以不将卡主机LSI设定为(MXN)位模式。(实施方式5)图21是实施方式5所涉及设置机器的结构图。在图21中，对于与图13共同的结构要素附于与图13相同的符号，在此省略其详细说明。如图21所示，设置机器800具备主计算机10、卡主机LSI801、卡总线103、104、以及卡槽S105a、l(^b。卡主机LSI801与图13的卡主机LSI601同样地具有控制多个卡模块的功能。此外，卡主机LSI801构成为可对应8位的卡模块。图21表示8位对应的MMC105c 插入设置机器800的卡槽S105a的状态。卡主机LSI801具有定时调整电路807，这一点上与图13的卡主机LSI601不同。 定时调整电路807将分别从卡主机I/F102a、102b输出的中断信号1802a、1802b作为输入， 对卡主机LSI801的外部输出各卡主机I/F用的新中断信号1812a、1812b。此外，定时调整电路807接收使能信号EN12。桥电路806除了接收中断清除信号CR807以外，由与图13的桥电路606同样的结构组成。图22是表示定时调整电路807的动作的时序图，(a)是对定时调整电路807的输入信号，(b)是来自定时调整电路807的输出信号。此外，期间Tl、T2分别表示使能信号 EN12无效时、使能信号EN12有效时。在使能信号EN12被设为无效时(期间Tl)，中断信号I80h、I802b直接作为新中断信号1812a、1812b输出。此时，中断清除信号CR807始终为无效状态。在使能信号EN12被设为有效时(期间T2)，来自卡主机I/F102b的中断除了与发送数据相关的差错中断以外，还设定为可通知写/读请求。在中断都为写请求、或者都为读请求的情况下，定时调整电路807在中断信号I802a、I802b都被设为有效之后，仅将新中断信号181 设为有效，新中断信号1812b不被设为有效。此外，中断清除信号CR807设为有效。桥电路806的#B访问控制电路614接收中断清除信号CR807的有效，清除寄存器R102b 的地址OxlOC的中断原因。在中断信号1802a、1802b都被设为无效时，定时调整电路807 将新中断信号1812a设为无效。在写请求/读请求以外的中断的情况下，定时调整电路807将中断信号1802a、 1802b直接作为新中断信号1812a、1812b直通输出。如上述，根据本实施方式，在多个卡主机I/F成组来进行协调动作时，即便在卡主机I/F之间处理定时出现偏差的情况下，也能对此进行检测并使其同步。(实施方式6)图23是实施方式6所涉及的设置机器的结构图。在图23中，对于与图13共同的结构要素附于与图13相同的符号，在此省略其详细说明。如图23所示，设置机器900具备主计算机10、卡主机LSI901、卡总线103、104、 以及卡槽S105a、S105b。卡主机LSI901与图13的卡主机LSI601同样地具有控制多个卡模块的功能。此外，卡主机LSI901构成为可对应8位的卡模块。图23是表示8位对应的 MMC105c插入设置机器900的卡槽S105a的状态。卡主机LSI901具有定时调整电路907，这一点上与图13的卡主机LSI601不同。 定时调整电路907将分别从卡主机I/F102a、102b输出的缓冲器地址指针A902a、A902b作为输入，对桥电路906输出卡主机I/F102a、102b用的时钟停止信号908a、908b。缓冲器地址指针A902a、A902b从缓冲器开始地址或指定地址起进行逐个加1动作。此外，定时调整电路907接收使能信号EN12。桥电路906除了接收时钟停止信号908a、908b以外，由与图13的桥电路606同样的结构组成。图M是表示定时调整电路907的动作的时序图，(a)是对定时调整电路907的输入信号，(b)是来自定时调整电路907的输出信号。此外，期间Tl、T2分别表示使能信号 EN12无效时、使能信号EN12有效时。在使能信号EN12被设为无效时(期间Tl)，定时调整电路907不监视缓冲器地址指针A902a、A902b。因此，时钟停止信号908a、908b始终为无效状态。使能信号EN12被设为有效时(期间T2)，定时调整电路907监视缓冲器地址指针A902a、A902b，将先到达缓冲器地址或指定地址的卡主机I/F用的时钟停止信号908a或 908b设为有效。桥电路906在时钟停止信号908a或908b被设为有效时，停止对该时钟停止信号908a、或908b所对应的、处理进行中的卡主机I/F102a、102b输出时钟。在缓冲器地址指针A902a、A902都达到缓冲器满地址(buffer full adress)或指定地址时，定时调整电路907使先被设为有效的时钟停止信号908a或908b无效。由此，时钟已被停止的卡主机I/F的处理重新开始。如上述，根据本实施方式，在多个卡主机I/F成组来协调动作时，即便在卡主机I/ F之间处理定时出现偏差的情况下，也能对此进行检测并使其同步。与第1 第3各实施方式同样，第4 第6各实施方式可容易地扩展成以下的结构。也就是说，构成为具备能与Ni (i = 1 M)位的卡模块对应的M个卡主机I/F(Ni为 1以上的整数，M为2以上的整数)、M个卡总线端子、主机I/F、设置于M个卡主机I/F与主机I/F之间且将经由主机I/F接收到的控制信号提供给M个卡主机I/F并且进行M个卡主机I/F设定的桥电路。并且，桥电路接受表示是否是由多个卡主机I/F控制L(L为2以上的整数)位的卡模块的L位模式的使能信号，在该使能信号表示L位模式时，将M个卡主机 I/F设定为连接该L位的卡模块的总线所对应的卡主机I/F与其他的卡模块协调动作，从而能控制该L位的卡模块的状态。(产业上的利用可能性)在本发明中，在具有卡主机LSI的设置机器中，由于不会妨碍小型轻量化，能控制多个可移动卡或嵌入模块，因此，例如对于便携式电话终端的小型轻量化和功能扩展的并举是有用的。
权利要求
1.一种卡主机LSI，具有控制多个可移动卡或作为嵌入模块的卡模块的功能，其中，该卡主机LSI具备M个卡主机I/F，能与N位的卡模块对应，被从所述卡主机LSI外部进行控制，其中的N 为1以上的整数，M为2以上的整数；M个卡总线端子，分别与所述M个卡主机I/F对应，分别与所述卡主机LSI外部的M个卡总线连接；和桥电路，设置在所述M个卡主机I/F与所述M个卡总线端子之间，对所述M个卡主机I/ F与所述M个卡总线端子之间的信号线连接关系进行设定，所述桥电路，接受表示是否是控制(MXN)位的卡模块的(MXN)位模式的使能信号，在所述使能信号表示(MXN)位模式时，将所述信号线连接关系设定为连接该(MXN)位的卡模块的卡总线所对应的第1卡主机I/F与此外的卡主机I/F协调动作从而能控制该(MXN) 位的卡模块的状态。
2.根据权利要求1所述的卡主机LSI，其中，所述卡总线各自作为信号线具备用于收发数据的数据线、用于指令的发送和响应的接收的指令线、用于发送时钟的时钟线，所述桥电路，在所述使能信号表示(MXN)位模式时，将所述信号线连接关系设定为 从所述第1卡主机I/F以外的卡主机I/F输出的时钟及指令不传达至所述卡总线的状态。
3.根据权利要求1所述的卡主机LSI，其中，所述卡总线各自作为信号线具备用于收发数据的数据线、用于指令的发送和响应的接收的指令线、用于发送时钟的时钟线，所述桥电路，在所述使能信号表示(MXN)位模式时，将所述信号线连接关系设定为 来自该(MXN)位的卡模块的响应不仅返回至所述第1卡主机I/F还返回至此外的卡主机 I/F的状态。
4.根据权利要求1所述的卡主机LSI，其中，所述M个卡主机I/F各自具备响应判断电路，该响应判断电路判断响应相对于指令的正当性，在(MXN)位模式时，对于所述第1卡主机I/F以外的卡主机I/F，使所述响应判断电路的功能无效。
5.根据权利要求1所述的卡主机LSI，其中，在(MXN)位模式时，对于所述第1卡主机I/F以外的卡主机I/F，设定为仅能通知所发生的中断之中的与发送数据相关的差错中断。
6.根据权利要求1所述的卡主机LSI，其中，所述卡总线各自作为信号线具备用于收发数据的数据线、用于指令的发送和响应的接收的指令线、用于发送时钟的时钟线，所述桥电路，在所述使能信号表示(MXN)位模式时，将所述信号线连接关系设定为 表示该(MXN)位的卡模块状况的状况信息不仅返回至所述第1卡主机I/F还返回至此外的卡主机I/F。
7.根据权利要求1所述的卡主机LSI，其中，具备主机I/F，接受来自所述卡主机LSI外部的控制信号；和位变换电路，设置在所述主机I/F与所述M个卡主机I/F之间， 所述位变换电路，接受所述使能信号，在该使能信号表示(MXN)位模式时，针对经由所述主机I/F写入所述M个卡主机I/F的数据进行位排列的变换，使得所述第1卡主机I/ F和此外的卡主机I/F协调动作从而能对(MXN)位的卡模块进行数据写入。
8.根据权利要求1所述的卡主机LSI，其中， 具备保存所述使能信号的使能寄存器。
9.根据权利要求8所述的卡主机LSI，其中，具备在该卡主机LSI的电源起动时进行起动的高速起动顺序控制器， 该高速起动顺序控制器，判定(MXN)位的卡模块是否已与该卡主机LSI连接，在已连接时，将所述使能寄存器中所保存的所述使能信号设定为表示(MXN)位模式。
10.根据权利要求9所述的卡主机LSI，其中，所述高速起动顺序控制器，在(MXN)位的卡模块与该卡主机LSI连接并且其他的卡模块也与该卡主机LSI连接时，将所述使能寄存器中所保存的所述使能信号设定为不表示 (MXN)位模式。
11.根据权利要求1所述的卡主机LSI，其中， 在所述卡主机LSI中，M = 2。
12.根据权利要求1所述的卡主机LSI，其中，具备2个以上的所述M个卡主机I/F、所述M个卡总线端子、以及所述桥电路的组合，且具备第2卡主机I/F，在(MXN)位模式时，构成为所述第2卡主机I/F能经由所述M个卡总线端子之中的未使用的部分控制卡模块。
13.一种设置机器，其具备权利要求1所述的卡主机LSI ； 主计算机，控制所述卡主机LSI ；和M个卡槽或嵌入模块，分别与所述卡主机LSI的所述M个卡总线端子连接。
14.根据权利要求13所述的设置机器，其中，在(MXN)位的卡模块与所述卡主机LSI连接且其他的卡模块也与所述卡主机LSI连接时，所述主计算机不将所述卡主机LSI设定为(MXN)位模式。
15.一种卡主机LSI，具有控制多个可移动卡或作为嵌入模块的卡模块的功能，其中， 该卡主机LSI具备M个卡主机I/F，能与M位的卡模块对应，被从所述卡主机LSI外部进行控制，其中的 i = i M，Ni为i以上的整数，M为2以上的整数；M个卡总线端子，分别与所述M个卡主机I/F对应，分别与所述卡主机LSI外部的M个卡总线连接；和桥电路，设置在所述M个卡主机I/F与所述M个卡总线端子之间，对所述M个卡主机I/ F与所述M个卡总线端子之间的信号线连接关系进行设定，所述桥电路，接受表示是否是由多个卡主机I/F控制L位的卡模块的L位模式的使能信号，在该使能信号表示L位模式时，将所述信号线连接关系设定为连接该L位的卡模块的卡总线所对应的卡主机I/F与其他的卡模块协调动作从而能控制该L位的卡模块的状态，其中的L为2以上的整数。
16.一种卡主机LSI，具有控制多个可移动卡或作为嵌入模块的卡模块的功能，其中，该卡主机LSI具备M个卡主机I/F，能与N位的卡模块对应，被从所述卡主机LSI外部进行控制，其中的N 为1以上的整数，M为2以上的整数；M个卡总线端子，分别与所述M个卡主机I/F对应，分别与所述卡主机LSI外部的M个卡总线连接；主机I/F，接受来自所述卡主机LSI外部的控制信号；和桥电路，设置在所述M个卡主机I/F与所述主机I/F之间，将经由所述主机I/F接受的控制信号提供给所述M个卡主机I/F，并且进行所述M个卡主机I/F设定，所述桥电路接受表示是否是控制(MXN)位的卡模块的(MXN)位模式的使能信号，在所述使能信号表示(MXN)位模式时，将所述M个卡主机I/F设定为连接该(MXN)位的卡模块的卡总线所对应的第1卡主机I/F与此外的卡主机I/F协调动作从而能控制该(MXN) 位的卡模块的状态。
17.根据权利要求16所述的卡主机LSI，其中，具备定时调整电路，该定时调整电路将所述M个卡主机I/F分别输出的中断信号作为输入，对所述卡主机LSI的外部输出各卡主机I/F用的新中断信号，并且接受所述使能信号，所述定时调整电路，在所述使能信号表示(MXN)位模式的情况下，在中断为写请求或读请求时、从所述M个卡主机I/F输出的所有中断信号被设为有效时，仅使所述第1卡主机 I/F用的新中断信号有效。
18.根据权利要求16所述的卡主机LSI，其中，所述M个卡主机I/F分别具备缓冲器，所述卡主机LSI还具备定时调整电路，该定时调整电路将所述M个卡主机I/F分别输出的缓冲器地址指针作为输入，对所述桥电路输出各卡主机I/F用的时钟停止信号，并且接受所述使能信号，所述定时调整电路，在所述使能信号表示(MXN)位模式的情况下，在从所述M个卡主机I/F输出的所有缓冲器地址指针到达缓冲器满地址或指定地址之前的期间，使缓冲器地址指针已到达缓冲器满地址或指定地址的卡主机I/F用的时钟停止信号有效。
19.根据权利要求16所述的卡主机LSI，其中，所述桥电路，在所述使能信号表示(MXN)位模式时，设定为不对所述第1卡主机I/F 以外的卡主机I/F输出时钟的状态。
20.根据权利要求16所述的卡主机LSI，其中，所述M个卡主机I/F各自具备响应判断电路，该响应判断电路判断响应相对于指令的正当性，所述桥电路，在所述使能信号表示(MXN)位模式时，对于所述第1卡主机I/F以外的卡主机I/F，使所述响应判断电路的功能无效。
21.根据权利要求16所述的卡主机LSI，其中，所述桥电路，在所述使能信号表示(MXN)位模式时，针对所述第1卡主机I/F以外的卡主机I/F，设定仅能通知所发生的中断之中的与发送数据相关的差错中断。
22.根据权利要求16所述的卡主机LSI，其中，在所述使能信号表示(MXN)位模式时，所述桥电路进行设定，使得表示该(MXN)位的卡模块状况的状况信息不仅被所述第1卡主机I/F共享也被此外的卡主机I/F共享。
23.根据权利要求16所述的卡主机LSI，其中，所述卡主机LSI具备设置在所述主机I/F与所述桥电路之间的位变换电路， 所述位变换电路接受所述使能信号，在该使能信号表示(MXN)位模式时，针对经由所述主机I/F写入所述M个卡主机I/F的数据进行位排列的变换，使得所述第1卡主机I/F 和此外的卡主机I/F协调动作从而能对该(MXN)位的卡模块进行数据写入。
24.根据权利要求16所述的卡主机LSI，其中， 具备保存所述使能信号的使能寄存器。
25.根据权利要求M所述的卡主机LSI，其中，具备在该卡主机LSI的电源起动时进行起动的高速起动顺序控制器， 该高速起动顺序控制器，判定(MXN)位的卡模块是否已与该卡主机LSI连接，在已连接时，将所述使能寄存器中所保存的所述使能信号设定为表示(MXN)位模式。
26.根据权利要求25所述的卡主机LSI，其中，所述高速起动顺序控制器，在(MXN)位的卡模块与该卡主机LSI连接并且其他的卡模块也与该卡主机LSI连接时，将所述使能寄存器中所保存的所述使能信号设定为不表示 (MXN)位模式。
27.根据权利要求16所述的卡主机LSI，其中， 在所述卡主机LSI中，M = 2。
28.根据权利要求16所述的卡主机LSI，其中，具备2个以上的所述M个卡主机I/F、所述M个卡总线端子、以及所述桥电路的组合，且具备第2卡主机I/F，在(MXN)位模式时，构成为所述第2卡主机I/F能经由所述M个卡总线端子之中的未使用的部分控制卡模块。
29.一种设置机器，其具备权利要求16所述的卡主机LSI ； 主计算机，控制所述卡主机LSI ；和M个卡槽或嵌入模块，分别与所述卡主机LSI的所述M个卡总线端子连接。
30.根据权利要求四所述的设置机器，其中，在(MXN)位的卡模块与所述卡主机LSI连接且其他的卡模块也与所述卡主机LSI连接时，所述主计算机不将所述卡主机LSI设定为(MXN)位模式。
31.一种卡主机LSI，具有控制多个可移动卡或作为嵌入模块的卡模块的功能，其中， 该卡主机LSI具备M个卡主机I/F，能与M位的卡模块对应，被从所述卡主机LSI外部进行控制，其中的 i = i M，Ni为i以上的整数，M为2以上的整数；M个卡总线端子，分别与所述M个卡主机I/F对应，分别与所述卡主机LSI外部的M个卡总线连接；主机I/F，接受来自所述卡主机I/F外部的控制信号；和桥电路，设置在所述M个卡主机I/F与所述主机I/F之间，将经由所述主机I/F接受的控制信号提供给所述M个卡主机I/F，并且进行所述M个卡主机I/F的设定，所述桥电路，接受表示是否是由多个卡主机I/F控制L位的卡模块的L位模式的使能信号，在该使能信号表示L位模式时，将所述M个卡主机I/F设定为连接该L位的卡模块的卡总线所对应的卡主机I/F与其他的卡模块协调动作从而能控制该L位的卡模块的状态，其中的L为2以上的整数。
全文摘要
本发明提供卡主机LSI和具有该卡主机LSI的设置机器，卡主机LSI(101)具备可与N位的卡模块对应的M个卡主机I/F(102a、102b)、M个卡总线端子(111a、111b)。桥电路(106)在使能信号(EN12)表示(M×N)模式时，将信号线连接关系设定为使连接了该(M×N)位的卡模块(105c)的卡总线(103)所对应的卡主机I/F(102a)和此外的卡主机I/F(102b)能协调动作，从而控制卡模块(105c)的状态。
文档编号G06K17/00GK102197404SQ20098014224
公开日2011年9月21日 申请日期2009年10月14日 优先权日2008年10月24日
发明者伊藤理惠, 平野雄久, 笛浩一郎, 藤原睦 申请人:松下电器产业株式会社