数据处理系统中的异步扩展电路的制作方法

专利名称：数据处理系统中的异步扩展电路的制作方法
技术领域：
本公开此处涉及一种数据处理系统，更具体地，涉及一种在诸如智能电话和导航 设备的移动系统中通常具有异步桥功能的异步扩展(asynchronousupsizing)。
背景技术：
在诸如智能电话、个人导航设备、便携式互联网设备、便携式广播设备或多媒体设 备的移动系统中，在片上系统(下文中称作“SoC”)上使用高频运行的高性能移动应用处理 器以支持各种应用。由于移动应用处理器负责算术运算和程序命令执行，因此移动应用处理器是影响 移动SoC性能的关键元件。移动应用处理器可以包括片上辅助高速缓存(称作L2(层2) 高速缓存)，以便能够集成各种功能，例如无线通信、个人导航、相机、便携式游戏、便携式音 频/视频播放器、移动TV和个人数字助理(PDA)。当由于处理器原因而使得存储器业务繁 重时，添加L2高速缓存是增加移动系统性能的公知方法。为了有效设计SoC，选择用于相互通信的总线系统是将要在一个芯片上集成的多 个预先设计的知识产权(IP)(已购买外围功能块)之间的一种选择。已知总线系统的一个 典型示例是基于来自高级RISC机器(ARM)公司的AMBA协议的AMBA3. 0高级可扩展接口 (AXI)总线系统。因为例如开发时间和人力的局限，作为SoC的各部分的外围功能块，例如直接存 储器存取控制器(DMAC)、通用串行总线(USB)、外围组件互连(PCI)、静态存储器控制器 (SMC)和智能卡接口(SCI)，可以作为来自外部供应商的IP进行采购。所采购的外围功能 块IP与中央处理单元(CPU)和数据处理功能块一起被集成在芯片上以组成SoC。随着用户对高性能移动应用处理器需求的增加，SoC中的CPU和高速缓存控制器 的工作频率已经达到数千兆赫(GHz)。与之相反，总线系统的频率未增加到数GHz。作为替 换，利用比CPU更宽的数据总线宽度来降低数据传输率(频率)。例如，当具有大约IGHz 的工作频率的CPU的数据总线宽度是64位时，总线系统的工作频率可被设计为具有大约 200MHz的工作频率和大约128位的数据总线宽度。因此，为了调节数据传输率，可以在中央处理单元(可连接到高速缓存控制器的 CPU,具有64位数据总线宽度和IGHz工作频率)与具有128位数据总线宽度和200MHz工 作频率(传输率)的总线系统之间提供64位数据到128位数据扩展电路。由于SoC设计的尺寸增加，广泛使用异步桥(async brige)，并且由于带宽需求的 增加已经引入了 128位AXI总线，因此扩展器和异步桥的性能被认为是至关重要的因素。异 步桥和扩展器对于显示IP路径来说都是必需的。对这样的显示IP的业务模式进行分析通常会导致连续的突发读请求。当在其中显示IP被收集的显示子系统中连续地显示读请求时，“读就绪”信号由于 异步桥和扩展器的带宽差而可能未被维持为高。在这样的情况下，存储器控制器的操作可 能停止，这影响了整个系统的性能。因此，为了使性能恶化最少，被提供给存储器控制器的 “读就绪”信号必须被维持为高。在这种情况下，由于异步桥和扩展器两者需要缓冲器，因此 可以增加门(例如晶体管)数开销。而且，当在突发写的情况下对写地址通道和写数据通道执行压缩以增加公用程序 总线(bus utility)时，需要更为有效的压缩方案。例如，当异步桥和扩展器彼此独立且分 离时，可能降低通道压缩的效率，由此导致等待时间(latency)和公用程序总线恶化。因此，需要更有效率的通道压缩技术来减少可应用于移动系统的异步桥和扩展器 中的门数开销。

发明内容
本公开提供了一种能够提高数据处理系统的性能的异步扩展电路。本公开也提供了一种能够减少门数开销的异步扩展电路。本公开也提供了一种具有异步桥功能的扩展电路。本公开也提供了一种能够更有效地执行通道压缩的异步扩展电路和异步扩展方法。本公开也提供了一种扩展电路和使用该扩展电路的数据处理系统，其能够减小电 路所占据的面积并且在突发写操作期间改善等待时间和公用程序总线。本发明构思的一方面提供了一种数据处理系统中的异步扩展电路，包括异步打包 器和异步解包器。异步打包器包括写缓冲器，用于异步桥以及用于扩展和缓冲写通道数 据；以及第一和第二异步打包控制器，用于关于在突发写操作期间输入到写缓冲器/从写 缓冲器输出的写通道数据，分别根据第一和第二时钟来控制通道压缩。异步解包器包括读 缓冲器，用于异步桥以及用于扩展和缓冲读通道数据；以及第一和第二异步解包控制器，用 于关于在突发读操作期间输入到读缓冲器/从读缓冲器输出的读通道数据，分别根据第一 和第二时钟来控制通道压缩。在一些实施例中，所述写缓冲器可以包括分别分配给写地址通道、写数据通道和 写响应通道的存储器。所述读缓冲器可以包括分别分配给读地址通道和读数据通道的存储
ο第一时钟可以是总线主时钟，第二时钟可以是总线从时钟。第二时钟可以是高级 可扩展接口(AXI)总线时钟。在其它实施例中，在第一时钟的频率高于第二时钟的频率时，在突发写操作期间 写地址通道的请求可以提前预定数量的时钟周期，以便执行等待时间优化的扩展。而且，在 第一时钟的频率低于第二时钟的频率时，在突发写操作期间可以延迟写地址通道的请求预 定数量的时钟周期，以便执行公用程序总线优化的扩展。在其它实施例中，所述存储器可以分别是先进先出(FIFO)存储器。而且，总线主 时钟可以是从存储器控制器提供的时钟。在其它实施例中，所述异步打包器可以对写通道数据执行异步打包，并且所述异步解包器对读通道数据执行异步解包。本发明构思的另一方面提供了一种数据处理系统中的异步扩展电路，包括异步打 包器和异步解包器。异步打包器包括第一、第二和第三异步存储器，共同地用于异步桥以 及用于扩展和缓冲写通道数据；以及第一和第二异步打包控制器，用于关于在突发写操作 期间输入到第一、第二和第三异步存储器/从第一、第二和第三异步存储器输出的写通道 数据，分别根据主时钟和从时钟来控制通道压缩。异步解包器包括第四和第五异步存储 器，共同地用于异步桥以及用于扩展和缓冲读通道数据；以及第一和第二异步解包控制器， 用于关于在突发读操作期间输入到第四和第五异步存储器/从第四和第五异步存储器输 出的读通道数据，分别根据主时钟和从时钟来控制通道压缩。在一些实施例中，主时钟可以是CPU时钟，从时钟可以是AXI总线时钟。在其它实施例中，第一异步存储器、第二异步存储器和第三异步存储器可被分别 分配给写地址通道、写数据通道和写响应通道。而且，第四异步存储器和第五异步存储器可 被分别分配给读地址通道和写数据通道。在其它实施例中，在主时钟的频率高于从时钟的频率时，在突发写操作期间写地 址通道的请求可以提前预定数量的时钟周期，以便执行等待时间优化的扩展。甚至在其它实施例中，在主时钟的频率低于从时钟的频率时，在突发写操作期间 可以延迟写地址通道的请求预定数量的时钟周期，以便执行公用程序总线优化的扩展。本发明构思的其它方面提供了一种数据处理系统，包括中央处理单元(CPU)，连 接到层2(L2)高速缓存控制器；经由L2高速缓存控制器连接在CPU与接口总线之间的异步 扩展电路。异步扩展电路包括异步打包器和异步解包器。异步打包器包括写缓冲器，共同 地用于异步桥以及用于扩展和缓冲写通道数据；和第一和第二异步打包控制器，用于关于 在突发写操作期间输入到写缓冲器/从写缓冲器输出的写通道数据，分别根据第一和第二 时钟来控制通道压缩。异步解包器包括读缓冲器，共同地用于异步桥以及扩展和缓冲读通 道数据；以及第一和第二异步解包控制器，用于关于在突发读操作期间输入到读缓冲器/ 从读缓冲器输出的读通道数据，分别根据第一和第二时钟来控制通道压缩。以及显示知识 产权(IP)，连接到该接口总线。在一些实施例中，显示IP可以是用于移动系统的IP。 本发明构思的另一方面提供了一种数据处理系统中的异步打包方法，所述数据处 理系统包括写缓冲器，共同地用于异步桥以及用于扩展和缓冲写通道数据；以及第一和 第二异步打包控制器，用于关于在突发写操作期间输入到写缓冲器/从写缓冲器输出的写 通道数据，分别根据主时钟和从时钟来控制通道压缩。所述异步打包方法包括当主时钟的 频率高于从时钟的频率时，在突发写操作期间将写地址通道的请求提前预定数量的时钟周 期；和当主时钟的频率低于从时钟的频率时，在突发写操作期间将写地址通道的请求延迟 预定数量的时钟周期。下面将参考附图更详细地描述本发明构思的示例性实施例。然而，本发明构思可 以以不同的形式体现并且不应当理解为限于此处阐述的实施例。相反，提供这些实施例，从 而本公开将会透彻完整，并且将向本领域的技术人员传达本发明构思的范畴。在本公开中，当某些元件或线路是指连接到目标元件块时，它们可以直接连接到 目标元件块或者可以经由其它元件间接地连接到目标元件块。
在不同附图中提供的相同或相似附图标记表示相同或详细组件。在一些附图中， 为了有效解释技术内容可以夸大元件和线路的尺寸。将要注意，本文中描述和图示的每个实施例包括其补充实施例。


包含附图以提供对本发明构思的进一步理解，并且被并入此且构成本说明书的一 部分。附示了本发明构思的示例性实施例，且与说明书一起用于解释本发明构思的原 理。附图中图1是根据本发明构思的示例性实施例的包括高性能总线矩阵的数据处理系统 (例如片上系统(SoC))中的异步扩展电路500的方框图；图2是图示数据处理系统中的图1的异步扩展电路500中的数据扩展的方框图和 定时图；图3是图1的异步扩展电路500的异步扩展器200的详细方框图；图4是根据本发明构思的示例性实施例的图1的异步扩展电路500的异步扩展器 210的详细方框图；图5是示出根据本发明构思的示例性实施例的门数减少的门数的表格；图6是图示根据本发明构思的示例性实施例的总线等待时间和公用程序总线优 化的操作定时图；图7是根据本发明构思的示例性实施例的主时钟和从时钟的频率之间的比率表；图8是示出取决于图7的频率比和突发长度的时钟的波动的表格；图9是映射图8的表格中的时钟波动分布的图；和图10是采用根据本发明构思的实施例的异步扩展电路的移动数据处理系统的 图。
具体实施例方式图1是根据本发明构思的实施例的片上系统(SoC)中的异步扩展电路500的方框 图，所述片上系统使用高级RISC机器(ARM)公司的PrimCell高性能矩阵(HPM)。参考图1，从接口(Si)上的接口支持组件的示例性连接示出为包括桥单元2、扩展 器200、寄存器片4和总线矩阵300。用作频率转换元件的桥单元2可以跨接在两个异步时 钟域之间。扩展器200可以是数据总线宽度转换元件，能够使主方连接到具有更大数据数 据宽度的从方。寄存器片4可以是缓冲元件，用于存储高级微控制器总线体系(AMBA)高级 可扩展接口(AXI)信号。在图1中，扩展器200可以主要执行数据扩展器的功能，例如用于将64位数据扩 展为128位数据以便降低传输率。在图1中，与桥单元2连接的从接口(SI)IOO可以连接 到具有大约64位数据的总线宽度和大约IGHz的工作频率的中央处理单元(CPU)(例如具 有应用处理器，未示出)方，并且总线矩阵300可以是具有大约128位数据的总线宽度和大 约200MHz的工作频率的总线系统。总线矩阵300可以具有多层总线矩阵结构。MI (102)表 示总线矩阵300处的主接口。 图2是图示数据处理系统中的图1的异步扩展电路500中数据扩展的方框图和定时图。参考图2，数据处理系统可以包括在扩展器200之前的窄AXI总线和在扩展器200之后的宽AXI总线。扩展器200将施加到窄总线BN的32位、32位和64位数据分别扩展为 64位、128位和128位数据，以便将扩展后数据提供给宽总线BW。Lo是指最低有效位，Hi可 以表示最高有效位。例如，在总计128位数据中，0到63位可以对应于Lo，64到127位可以 对应于Hi。在图2中，与桥单元2连接的从接口(Si) 100可以连接到中央处理单元(CPU) 方，CPU具有大约64位数据的总线宽度和大约IGHz的工作频率，并且AXI总线矩阵300可 以是具有大约128位数据的总线宽度和大约200MHz的工作频率的总线系统。图3是图示图1的异步扩展电路500中的同步扩展器200的详细方框图。在图3中，扩展器200以同步模式操作，并且包括同步打包器220和同步解包器 240，它们根据处理器时钟CLKl操作。同步打包器220包括第一和第二同步存储器21和23 以及同步打包控制器25。同步解包器240包括CAM 41、第三同步存储器43和同步解包控 制器45。同步打包器220对写地址通道、写数据通道和写响应通道执行同步打包。同步解 包器240对读地址通道和写数据通道执行同步解包。第一同步存储器21响应于同步打包控制器25的控制存储写地址通道的地址，并 且扩展所存储的地址以便将扩展后的地址输出到总线矩阵300。第二同步存储器23响应于同步打包控制器25的控制存储写数据通道的数据，并 且扩展所存储的数据以便将扩展后的数据输出到总线矩阵300。此处，所存储的64位数据 被扩展和施加到总线矩阵300作为128位数据。CAM 41是执行地址读内容可寻址存储器(ARCAM)的功能的存储器。第三同步存储器41响应于同步解包控制器45的控制存储读地址通道的数据，并 且对所存储的数据执行位转换以便将转换后的数据输出到从接口(Si) 100。第一到第三同步存储器21、23和43可以使用具有先进先出(FIFO)功能的先进先 出存储器来实现。在图3中，可以在处理器的时钟域下操作施加到扩展器200的时钟CLK1。因此，当 处理器时钟具有大约IGHz的频率时，时钟CLKl也可以赋予大约IGHz的频率。另一方面， 总线矩阵300中使用的总线时钟可以具有大约200MHz的频率。处理器(或CPU)时钟可以是由动态电压频率调整控制器(DVFSC)控制的动态电 压频率调整(DVFS)时钟，该动态电压频率调整控制器已被用来最小化SoC的电流消耗。时 钟频率可以由DVFSC动态地控制。在图3中，AW代表写地址通道信号，W代表写数据通道信号，B代表写响应通道信 号，AR代表读地址通道信号，R代表读数据通道信号。而且，SI代表从接口 100，MI代表主 接口。由于图3中所示的扩展器200以同步模式操作，因此它可以适用于以异步桥操作， 而不增加SoC设计的尺寸。在频繁使用异步扩展器和异步桥的显示器IP路径中，操作性能是至关重要的。如 果“读就绪”信号由于在显示子系统中的异步桥和扩展器之间的带宽差而未保持为高，则可 以停止存储器控制器的操作，这对整个系统的性能有负面影响。因此，为了使性能恶化降至 最少，提供给存储器控制器的“读就绪”信号必须保持为高。在这种情况下，由于异步桥和扩展器两者都需要缓冲器，因此可能引起门数开销。如图4所示，通过共享写缓冲器和读缓 冲器可以实现异步扩展器210(具有异步操作模式)并且减少门数开销。当在突发写操作中执行通道压缩时，如图9所示，可以根据关于主和从之间的突 发长度和时钟比的操作时钟调节表来控制通道压缩，以便改善等待时间或公用程序总线并 增加通道压缩效率。
图4是图示根据本发明构思的示例性实施例的图1的异步扩展电路500的异步扩 展器210的详细方框图。异步扩展器210包括第一和第二异步打包器222和224以及第一和第二异步解包 器 242 和 244。第一和第二异步打包器222和224共同地用于异步桥和用于扩展，并且共享缓冲 写通道数据AW、W和B的第一到第三异步存储器21、23和25。第一异步打包器222包括第 一异步打包控制器26，用于在突发写期间关于输入到第一到第三异步存储器21、23和25/ 从第一到第三异步存储器21、23和25输出的写通道数据，根据主时钟CLKl来控制通道压 缩。第二异步打包器224包括第二异步打包控制器27，用于在突发写期间关于输入到第一 到第三异步存储器21、23和25/从第一到第三异步存储器21、23和25输出的写通道数据， 根据从时钟CLK2来控制通道压缩。第一和第二异步解包器242和244共同用于异步桥和用于扩展，并且共享缓冲读 通道数据AR和R的第四和第五异步存储器41和43。第一异步解包器242包括第一异步解 包控制器46，用于在突发读期间关于输入到第四和第五异步存储器41和43/从第四和第五 异步存储器41和43输出的读通道数据，根据主时钟CLKl控制通道压缩。第二异步解包器 244包括第二异步解包控制器47，用于在突发读期间关于输入到第四和第五异步存储器41 和43/从第四和第五异步存储器41和43输出的读通道数据，根据从时钟CLK2控制通道压 缩。第一到第三异步存储器21、23和25可被实现为FIFO存储器，并且可以包含在写 缓冲器28中。第四和第五异步存储器41和43可被实现为FIFO存储器并且可以包含在读 缓冲器44中主时钟CLKl可以是从存储器控制器提供的时钟或者CPU(未示出)的时钟。从时 钟CLK2可以是AXI总线时钟。第一异步存储器21响应于第一异步打包控制器26的控制，存储写地址通道AW的 地址。响应于第二异步打包控制器27的控制，第一异步存储器21对所存储的写地址通道 Aff的地址执行异步桥接和扩展，以便将扩展的地址输出到总线矩阵300。第二异步存储器23响应于第一异步打包控制器26的控制存储写数据通道W的数 据。响应于第二异步打包控制器27的控制，第二异步存储器23对所存储的写地址通道W 的数据执行异步桥接和扩展，以便将扩展的数据输出到总线矩阵300。第三异步存储器25响应于第二异步打包控制器27的控制存储写响应通道B的数 据。响应于第一异步打包控制器26的控制，第三异步存储器25对所存储的写响应通道B 的数据执行异步桥接和位宽度转换，以便将转换后的数据输出到从接口 100。第四异步存储器41响应于第一异步解包控制器46的控制存储读地址通道AR的 地址。响应于第二异步解包控制器47的控制，第四异步存储器41对所存储的读地址通道AR的地址执行异 步桥接和扩展，以便将扩展的地址输出到总线矩阵300。第五异步存储器43响应于第二异步解包控制器47的控制存储读响应通道R的数 据。响应于第一异步解包控制器46的控制，第五异步存储器43对所存储的读响应通道R 的数据执行异步桥接和位宽度转换，以便将转换后的数据输出到从接口 100。在图4中所示的异步扩展器210中，写缓冲器28和读缓冲器44可被共享来降低 门数开销。图5是示出根据本发明构思的示例性实施例的门数减少的表。在图5的表格的第 一行中，5214(63K)所示为用于图1的异步扩展电路500的图4的异步扩展器210中的门 数。将会理解的是，与图3的同步扩展器200具有的门数9773(117Κ)相比，图4的异步扩 展器210具有的门数5214(63Κ)减少了大约47%。而且，在图5的表格的第二行中，门数从 10838减少到5715。因此，通过共享写缓冲器28和读缓冲器24明显地减少了门数。如图9所示，当在突发写操作中执行通道压缩时，根据关于主和从之间的突发长 度和时钟比率的操作时钟调节表，可以控制通道压缩，从而改善总线等待时间(与如图6的 Pl和Ρ2定时中所示的Gl和G2相比)或者公用程序总线(与如图6的Ρ3和Ρ4定时中所 示的G3和G4相比)。图6是图示图4的异步扩展器210具有的总线等待时间和公用程序总线优化的操 作定时图。图7是示出图4的异步扩展器210中的主时钟和从时钟的频率之间的比率表。图8是示出取决于图7的频率比和突发长度的时钟波动的表。图9是图示根据时钟的波动分布重新构造的图8的表中的频率比的图。参考图6，定时波形Al代表AW请求，Α2代表64位宽的写数据。A3是128位宽的 写数据。例如，当总线主时钟和从时钟的频率等于大约200MHz时，对于突发写操作，AW请 求可被延迟一定数量的时钟，就像A4相对于Al被延迟一样。而且，从扩展器输出的128位 宽的写数据可以变成如A5中所示被延迟。另一方面，当总线主时钟大约为300MHz和总线从时钟大约为200MHz时，在图3的 同步扩展器200中，AW请求可被生成为类似G1，并且128位宽的写数据可被输出为像G2 — 样，以便在突发写操作中改善等待时间。当总线主时钟大约为200MHz且总线从时钟大约为300MHz时，在图3的同步扩展 器200中，Aff请求可被生成为类似G3，并且128位宽的写数据可被输出为像G4 —样，以便 在突发写操作中改善公用程序总线。在图4的异步扩展器210中，如Pl和P2定时所示，写地址通道的请求在突发写操 作期间可以提前预定数量的时钟周期。具体地，当总线主时钟大约为300MHz且总线从时钟 大约为200MHz时，在图4的异步扩展器210中，AW请求可被生成为类似Pl，并且128位宽 的写数据可被输出为像P2 —样，以便在突发写操作中改善等待时间。由于定时波形P2是 提前输出的数据，如箭头ARl所示，因此可以改善等待时间。而且，当总线主时钟的频率低于总线从时钟的频率时，如P3和P4所示，写地址通 道的请求可以在突发写操作中延迟预定数量的时钟周期，以便执行公用程序总线优化的扩 展。具体地，当总线主时钟大约为200MHz且总线从时钟大约为300MHz时，在图4的扩展器 中，Aff请求可被生成为类似P3，并且128位宽的写数据可被输出为像P4 —样，以便在突发写操作中改善公用程序总线。尽管后来输出了定时波形P4(与G4相比延迟两个时钟)，但 是由于在时间段Tl处的输出，可以改善公用程序总线。 关于写通道的压缩，当在时间段T3输出的写数据是针对等待时间的通道压缩时， 写数据可以在时间段T2被输出。在用于公用程序总线的通道压缩中，由于写数据在时间段 T3处输出，因此可以使得压缩进行得与减少的段一样多。在关于写通道的通道压缩中，对于等待时间的请求提前或者对于公用程序总线的 请求延迟的程度可以取决于图9中所示的表格映射。基于图7和图8的透彻理解，图9可 以更好理解。参考图7，以频率递增的顺序在水平轴上排列总线主时钟频率，并且以频率递增的 顺序在垂直轴上排列从时钟。符号ns (毫微秒)表示时钟的周期(相应频率的倒数)。例 如，300MHz时钟具有大约3. 3ns的周期。图7的表格的各区域(field)代表频率比。因此，例如，在图7中，数值1示出在 200MHz的主时钟频率和200MHz的从时钟频率相等的点处。因此，数值(比)0. 67示出在 300MHz的主时钟和200MHz的从时钟彼此交叉的点处。而且，数值1. 5示出在200MHz的主 时钟和300MHz的从时钟彼此交叉的点处。如图8所示，根据频率比可以构造和组织突发长 度的表格。在图8中，以递增顺序沿着垂直轴示出频率比(或时钟比)。图8的水平轴上示出 的AWLEN表示AW的长度，AWLENm-I表示突发长度。参考图8，在垂直轴上的数值1. 00的基础上沿着水平轴排列数值(1，2，1，2，3，2， 3，4，...，8)。该数值可以通过从AWLEN中减去AW获得。因此，1-0 = 1，2-0 = 2，2_1 = 1， 并且最后数值8可以通过从16减去8而获得。如图9中所示，通过在垂直轴上的值1. 00的基础上对图8的数字表的相等值垂直 分组，得到映射时钟t的波动分布的图形。例如，对于与图9中表示为“0”的区域对应的频 率比和突发长度，不必提前或延迟请求。而且，对于与表示为“+1”的区域对应的频率比和 突发长度，该请求可以相对于公用程序总线延迟一个时钟。对于与表示为“_1”的区域对应 的频率比和突发长度，该请求可以提前一个时钟以便改善等待时间。对于与表示为“+4”的 区域对应的频率比和突发长度，该请求可以相对于公用程序总线延迟四个时钟。对于与表 示为“_3”的区域对应的频率比和突发长度，该请求可以提前三个时钟以便改善等待时间。因此，用于优化等待时间和公用程序总线的通道压缩操作可以通过图4的异步扩 展器210的第一和第二异步打包控制器26和27来进行。根据本发明构思的示例性实施例，使用能够在移动系统中利用的异步桥和异步扩 展器来降低门(晶体管)数开销，并且能够更有效地执行通道压缩。图10是图示根据本发明构思的实施例的利用异步扩展电路的移动数据处理系统 的图。参考图10，移动系统可以包括第一 CPU 500，其具有L2高速缓存，通过AXI总线 BUS 1连接到媒体系统510、调制解调器520、存储器控制器(CPU) 410、引导ROM 430和显示 控制器440。例如DRAM或闪速存储器的存储器420可以连接到存储器控制器410。例如 IXD的显示器450可以连接到显示器控制器440。在图10中，BUS 1可以是CPU总线，且BUS2可以是存储器总线。CPTOOO除了内部层2(L2)高速缓存以外，可以包括内部层I(Ll)高速缓存。Ll高速缓存(未示出)可用于 存储被频繁访问的数据和/或命令。类似地，L2高速缓存可用于存储被频繁访问的数据和 /或命令。图10的移动系统可以实现为各种设备，例如智能电话、个人导航设备、便携式联 网设备、便携式广播设备和多媒体设备。

在图10的移动系统中，图4的扩展器210可以连接在CPU 500与AXI总线BUSl 之间。在这种情况下，CPU时钟可用作图4的第一时钟CLK1，且AXI总线BUSl的时钟可 以是图4的第二时钟CLK2。在写通道的压缩操作期间，当第一时钟CLKl的频率高于第二频率CLK2 (与两个频 率彼此相等的情况相比)时，图4的电路可以在突发写操作中将写地址通道的请求提前预 定数量的时钟周期。另一方面，当第一时钟CLKl的频率低于第二频率CLK2(与两个频率彼 此相等的情况相比)时，所述电路可以在突发写操作中将写地址通道的请求延迟预定数量 的时钟周期。如上所述，根据使用图4的扩展器210的异步扩展电路500的配置，集成在芯片上 的电路500所占据的区域可以通过共享缓冲器来减小，由此降低了实现电路所需的成本。 而且，在异步打包器中的通道压缩期间，可以优化等待时间或公用程序总线，从而提高操作 性能。因此，当在图10的SoC中采用使用图4的扩展器210的异步扩展电路500时，可 以降低数据处理系统的制造成本，并且可以提高SoC的操作性能。尽管已经在不限于此的本发明构思的上述示例性实施例中主要描述了缓冲器的 共享和通道压缩，但是本发明构思的实施例也可以广泛地应用于任何数据处理系统，其中 可能另外发生门(晶体管)数开销或者通道压缩效率不高。在应用本发明构思的实施例的移动系统中，处理器的数量可以增加到不止两个。 处理器的示例(CPU 500，CPU 400)可以包括微处理器、CPU、数字信号处理器、微控制器、精 简指令集计算机和复杂指令集计算机。上述主题将被认为是图解性和非限制性的，并且所附权利要求往往涵盖落入本发 明构思的真实精神和范畴之内的所有所述修改、改进和其它实施例中。因此，为了法律允 许的最大程度，本发明构思的范畴将由所附权利要求及其等价物的最宽广可容许解释来确 定，并且不应当局限于或限制为示例性实施例的前面详细描述。
权利要求
1.一种数据处理系统中的异步扩展电路，包括 异步打包器，包括写缓冲器，用于异步桥以及用于扩展和缓冲写通道数据；和第一和第二异步打包控制器，用于关于在突发写操作期间输入到写缓冲器/从写缓冲 器输出的写通道数据，分别根据第一和第二时钟来控制通道压缩；和 异步解包器，包括读缓冲器，用于异步桥以及用于扩展和缓冲读通道数据；和第一和第二异步解包控制器，用于关于在突发读操作期间输入到读缓冲器/从读缓冲 器输出的读通道数据，分别根据第一和第二时钟来控制通道压缩。
2.如权利要求1所述的异步扩展电路，其中所述写缓冲器包括分别分配给写地址通 道、写数据通道和写响应通道的存储器。
3.如权利要求2所述的异步扩展电路，其中，在第一时钟的频率高于第二时钟的频率 时，在突发写操作期间提前预定数量的时钟周期执行写地址通道的请求，以便在扩展时优 化等待时间。
4.如权利要求2所述的异步扩展电路，其中，在第一时钟的频率低于第二时钟的频率 时，在突发写操作期间延迟写地址通道的请求预定数量的时钟周期，以便在扩展时优化公 用程序总线。
5.如权利要求2所述的异步扩展电路，其中所述存储器是先进先出(FIFO)存储器。
6.如权利要求2所述的异步扩展电路，其中所述第一时钟是总线主时钟，所述第二时 钟是高级可扩展接口(AXI)总线时钟。
7.如权利要求6所述的异步扩展电路，其中所述异步打包器对写通道数据执行异步打 包，并且所述异步解包器对读通道数据执行异步解包。
8.一种数据处理系统中的异步扩展电路，包括 异步打包器，包括第一、第二和第三异步存储器，共同地用于异步桥以及用于扩展和缓冲写通道数据；和 第一和第二异步打包控制器，用于关于在突发写操作期间输入到第一、第二和第三异 步存储器/从第一、第二和第三异步存储器输出的写通道数据，分别根据总线主时钟和总 线从时钟来控制通道压缩；和 异步解包器，包括第四和第五异步存储器，共同地用于异步桥以及用于扩展和缓冲读通道数据；和 第一和第二异步解包控制器，用于关于在突发读操作期间输入到第四和第五异步存储 器/从第四和第五异步存储器输出的读通道数据，分别根据总线主时钟和总线从时钟来控 制通道压缩。
9.一种数据处理系统，包括中央处理单元(CPU)，包括层2(L2)高速缓存控制器； 连接在CPU与系统总线之间的异步扩展电路，包括 异步打包器，包括写缓冲器，用于异步桥以及用于扩展和缓冲写通道数据；和第一和第二异步打包控制器，用于关于在突发写操作期间输入到写缓冲器/从写缓冲器输出的写通道数据，分别根据第一和第二时钟来控制通道压缩；和 异步解包器，包括读缓冲器，用于异步桥以及扩展和缓冲读通道数据；和第一和第二异步解包控制器，用于关于在突发读操作期间输入到读缓冲器/从读缓冲 器输出的读通道数据，分别根据第一和第二时钟来控制通道压缩。
10. 一种数据处理系统中的异步打包方法，所述数据处理系统包括写缓冲器，用于异 步桥以及用于扩展和缓冲写通道数据；以及第一和第二异步打包控制器，用于关于在突发 写操作期间输入到写缓冲器/从写缓冲器输出的写通道数据，分别根据总线主时钟和总线 从时钟来控制通道压缩，所述方法包括当总线主时钟的频率高于总线从时钟的频率时，在突发写操作期间提前写地址通道的 请求预定数量的时钟周期；和当总线主时钟的频率低于总线从时钟的频率时，在突发写操作期间延迟写地址通道的 请求预定数量的时钟周期。
全文摘要
一种数据处理系统中的异步扩展电路。所述异步扩展电路包括异步打包器和异步解包器。所述异步打包器包括写缓冲器，共同地用于异步桥以及用于扩展和缓冲写通道数据；以及第一和第二异步打包控制器，用于关于在突发写操作期间输入到写缓冲器/从写缓冲器输出的写通道数据，分别根据第一和第二时钟来控制通道压缩。所述异步解包器包括读缓冲器，共同地用于异步桥以及用于扩展和缓冲读通道数据；以及第一和第二异步解包控制器，用于关于在突发读操作期间输入到读缓冲器/从读缓冲器输出的读通道数据，分别根据第一和第二时钟来控制通道压缩。
文档编号G06F13/36GK102103561SQ201010573018
公开日2011年6月22日 申请日期2010年12月1日 优先权日2009年12月1日
发明者严濬亨, 姜贤俊, 尹栽根, 权佑彻, 郑法澈 申请人:三星电子株式会社