专利名称：存储卡型条码解码装置的制作方法
技术领域：
存储卡型条码解码装置
技术领域：
本实用新型涉及一种条码解码装置，特别涉及一种存储卡型条码解码装置。背景技术：
存储卡，是用于手机、数码相机、便携式电脑、MP3和其他数码产品上的独立存储介 质，一般是卡片的形态，故统称为“存储卡”，又称为“数码存储卡”、“数字存储卡”、“储存卡” 等。存储卡具有体积小巧、携带方便、使用简单的优点。同时，大多数存储卡都具有良好的 兼容性，便于在不同的数码产品之间交换数据。条码技术是在计算机技术与信息技术基础上发展起来的一门集编码、印刷、识别、 数据采集和处理于一身的新兴技术。条码技术由于其识别快速、准确、可靠以及成本低等优 点，被广泛应用于商业、图书管理、仓储、邮电、交通和工业控制等领域，并且势必在逐渐兴 起的“物联网”应用中发挥重大的作用。目前被广泛使用的条码包括一维条码及二维条码。一维条码又称线形条码，是由 平行排列的多个“条”和“空”单元组成，条形码信息靠条和空的不同宽度和位置来表达。二维条码是由按一定规律在二维方向上分布的黑白相间的特定几何图形组成，其 可以在二维方向上表达信息，因此信息容量及空间利用率较高，并具有一定的校验功能。二 维条码可以分为堆叠式二维条码和矩阵式二维条码。堆叠式二维条码是由多行短截的一维 条码堆叠而成，代表性的堆叠式二维条码包括PDF417、Code 49、Code 16K等。矩阵式二维 条码是由按预定规则分布于矩阵中的黑、白模块组成，代表性的矩阵式二维条码包括Code one、Aztec、DataMatrix、OR 码等。现有的条码解码处理一般是利用软件解码的方式实现，需要在处理器中写入实现 解码算法的一系列软件程序，软件程序容易被反向工程所破解；由于单个处理器只能同时 针对一种特定类型的条码格式进行解码处理，因此解码速度较慢，不能处理多种格式类型 的条码；再者，由于实现条码解码的软件算法较为复杂，因此所采用的处理器一般而言为高 端的处理器(如32位处理器)，由于高端的处理器价格较为昂贵，因此造成成本升高。另外，现有的条码解码设备需要专门的条码解码处理器和处理电路才能实现解码 功能，设备体积较大，通用性差。现有的便携式电子设备需要对内部结构和处理程序进行修 改才能集成现有的条码解码设备，增加了便携式电子设备的制造成本和使用成本，而且普 通的便携式电子设备在不进行设备改造的情况下不易实现条码解码功能，这限制了条码技 术的应用领域。因此，针对现有技术存在的以上不足，亟需提供一种条码解码方案，以实现条码解 码设备的小型化、便携化及即插即用功能。
发明内容为了克服现有技术存在的成本增加、布线困难、解码速度较慢以及解码类型单一 等缺点，本实用新型提供了一种存储卡型条码解码装置，以克服上述问题。[0010]本实用新型解决上述问题所采用的技术方案是提供一种存储卡型条码解码装置， 其中，存储卡型条码解码装置包括存储卡接口，用于接收条码图像；读写控制器，与存储 卡接口电连接；以及条码解码单元，与读取控制器电连接，读写控制器将条码图像写入条码 解码单元进行解码，并读取条码图像的解码信息，并经存储卡接口输出。根据本实用新型之一优选实施例，条码解码单元包括数据存储器，用于存储条码 图像；寄存器组，包括命令寄存器和数据寄存器，命令寄存器用于暂存命令，数据寄存器用 于暂存数据；条码解码流水线，用于处理条码图像；主控逻辑模块，从命令寄存器获取处理 命令，根据处理命令将数据存储器中存储的条码图像传输至条码解码流水线进行解码；以 及虚拟NAND闪存总线接口，分别与寄存器组和读写控制器电连接，以接收条码图像。根据本实用新型之一优选实施例，条码解码单元包括数据存储器，用于存储条码 图像；寄存器组，包括命令寄存器和数据寄存器，命令寄存器用于暂存命令，数据寄存器用 于暂存数据；条码解码流水线，用于处理条码图像；主控逻辑模块，从命令寄存器获取处理 命令，根据处理命令将数据存储器中存储的条码图像传输至条码解码流水线进行解码；以 及总线接口，分别与寄存器组和读写控制器电连接，以接收条码图像。根据本实用新型之一优选实施例，条码解码单元进一步包括配置存储器，配置存 储器与寄存器组电连接，用于存储条码解码流水线工作时的运算参数以及查表数据，条码 解码流水线通过主控逻辑模块以及寄存器组从配置存储器获取运算参数以及查表数据。根据本实用新型之一优选实施例，条码解码单元进一步包括配置存储器，配置存 储器设置在条码解码流水线内部，用于存储条码解码流水线工作时的运算参数以及查表数 据。根据本实用新型之一优选实施例，读写控制器包括闪存数据控制模块，与虚拟 NAND闪存总线接口电连接，用于对虚拟NAND闪存总线接口进行访问及输入输出数据；存储 卡控制器，与闪存数据控制模块电连接，用于将输入的符合存储卡通信协议的数据转换为 存储数据输入闪存数据控制模块，以及将闪存数据控制模块输出的数据转换为符合存储卡 通信协议的数据输出；微处理器，分别与闪存数据控制模块和存储卡控制器电连接，用于协 调闪存数据控制模块和存储卡控制器的工作状态。根据本实用新型之一优选实施例，读写控制器包括闪存数据控制模块，与虚拟 NAND闪存总线接口电连接，用于对虚拟NAND闪存总线接口进行访问及输入输出数据；存储 卡控制器，与闪存数据控制模块电连接，用于将输入的符合存储卡通信协议的数据转换为 存储数据输入闪存数据控制模块，以及将闪存数据控制模块输出的数据转换为符合存储卡 通信协议的数据输出.根据本实用新型之一优选实施例，存储卡控制器集成在条码解码单元内部。根据本实用新型之一优选实施例，条码解码单元由硬件逻辑实现多个条码解码流 水线，多个条码解码流水线对条码图像进行并行处理。根据本实用新型之一优选实施例，存储卡为CF卡、MMC卡、SD卡、MicroSD卡、Min SD卡以及SM卡中之一者。根据本实用新型之一优选实施例，存储卡型条码解码装置进一步包括存储器，该 存储器与读写控制器电连接，以接收经存储卡接口输入的数据或解码信息。通过以上设置，本实用新型的存储卡型条码解码装置能够实现图片输入即时解码，具有使用方便、解码速度更快、成本更低、应用广泛、并能够处理多种不同编码类型的条 码图像等优点。
可参考附图并通过实例更加具体地描述本实用新型，在附图中图1是根据本实用新型第一实施例的存储卡型条码解码装置的一种结构示意图；图2是根据本实用新型第一实施例的存储卡型条码解码装置的另一种结构示意 图；图3是根据本实用新型第一实施例的存储卡型条码解码装置的电路连接框图；图4是根据本实用新型第二实施例的存储卡型条码解码装置的电路连接框图；以 及图5是根据本实用新型第三实施例的存储卡型条码解码装置的电路连接框图。
具体实施方式
有关本实用新型的特征及技术内容，请参考以下的详细说明与附图，附图仅提供 参考与说明，并非用来对本实用新型加以限制。请一并参图1和图2，图1是根据本实用新型第一实施例的存储卡型条码解码装置 的一种结构示意图；图2是根据本实用新型一实施例的存储卡型条码解码装置的另一种结 构示意图。一般而言，各种类型的存储卡，如市面上现有的CF(Compact Flash)卡、MMC卡 (MultiMedia Card)、SD卡(Secure Digital) ,Micro SD卡、Min SD卡以及SM(Smart Media) 卡等都包括存储卡接口 10、读写控制器20以及存储器30。本实用新型所揭示的存储卡型条 码解码装置的结构类似于这些存储卡，可以是在这些存储卡中增设条码解码单元100(如 图2所示)使得存储卡具有即时解码的功能，或者是包括存储卡接口 10、读写控制器20以 及条码解码单元100的专用解码装置(如图1所示)。本实用新型提供上述两种类型的存储卡型条码解码装置，用户可以根据自身的应 用需求进行选择，如果只需条码解码功能，则可以采用包括存储卡接口 10、读写控制器20 以及条码解码单元100的专用解码装置，通过该专用解码装置实现条码解码。如果用户还 需要存储功能，则可以采用存储卡接口 10、读写控制器20、存储器30以及条码解码单元100 的存储卡型条码解码装置，用户在使用过程中既可以存储数据，也可以对条码进行解码，另 外条码图像或解码信息也可以存储在存储器30内，方便用户使用。具体而言，请参见图3，图3是根据本实用新型第一实施例的存储卡型条码解码装 置的电路连接框图。本实用新型的存储卡型条码解码装置的条码解码单元100包括虚拟 NAND闪存总线接口 116、配置存储器111、寄存器组103、主控逻辑模块101、条码解码流水线 102以及数据存储器104。其中，条码解码流水线102包括PDF417条码解码流水线、一维条码解码流水线以 及RSS(Reduced Space Symbology缩小空间码)条码解码流水线，不同类型的条码解码流 水线用于处理不同条码格式的条码图像，其利用硬件逻辑实现。数据存储器104用于存储从条码解码单元外部获取的条码图像，其具体可利用
6RAM (random access memory随机存取存储器)来实现。主控逻辑模块101可根据特定命令触发特定事件，可以通过触发与主控逻辑模块 101电连接的设置开关(未图示)或从虚拟NAND闪存总线接口 116获取外部命令来选取 所需的控制状态，如从数据存储器104获取条码图像，将其传输至条码解码流水线102等。 本实用新型所揭示的主控逻辑模块101不具备运算功能，而是仅根据一定条件触发相应事 件，具体可利用现有的状态机实现。虚拟NAND闪存总线接口 116分别与寄存器组103和读写控制器20电连接，以接 收条码图像。虚拟NAND闪存总线接口 116与主控逻辑模块101之间设置有寄存器组103，寄存 器组103包括一系列自定义的寄存器，包括状态寄存器、数据寄存器以及命令寄存器等，状 态寄存器用于显示主控逻辑模块101的工作状态，数据寄存器用于暂存数据，命令寄存器 用于暂存命令，主控逻辑模块101可从数据寄存器读取数据，从命令寄存器读取命令，并且 根据特定命令作出特定动作，其中包括从虚拟NAND闪存总线接口 116输入命令。寄存器组 103与主控逻辑模块101将条码解码流水线102与外部电路隔离，可方便以后对条码解码流 水线102进行升级(如增加更多可处理其他格式类型的条码解码流水线)。另外，配置存储器111与寄存器组103电连接，用于存储条码解码流水线102工 作时的运算参数以及查表数据(如译码运算所需的码表)，条码解码流水线102可通过主 控逻辑模块101以及寄存器组103从配置存储器111获取以上数据，其必须能够保证在 断电的情况下不会丢失数据，可用现有的EEPROM(ElectricalIy Erasable Programmable Read-Only Memory,电可擦可编程只读存储器)来实现，在一些情况下，配置存储器111可 直接设置在条码解码流水线102中。当条码图像通过虚拟NAND闪存总线接口 116输入至寄存器组103的数据寄存器 中，主控逻辑模块102可从数据寄存器获取条码图像，并将其保存至数据存储器104，当主 控逻辑模块102从寄存器组103的命令寄存器读取到处理命令时，可将数据存储器104中 的条码图像传输至条码解码流水线102进行处理，条码解码流水线102可对该条码图像进 行图像预处理、灰度提取、二值化、码字读取、译码处理等一系列的条码解码处理操作。值得注意的是，由于条码解码流水线102包括PDF417条码解码流水线、一维条码 解码流水线以及RSS条码解码流水线等多种针对不同条码类型的条码解码流水线。因此， 在获取条码图像后，例如是一维条码，那么该一维条码图像会同时传输至以上三种条码解 码流水线中进行并行处理，而由与其格式相容的一维条码解码流水线输出该条码图像的正 确条码信息。当然，也可以根据需要设置一种或者其他多种格式的条码解码流水线。由于与一维条码图像格式不相容，PDF417条码解码流水线和RSS条码解码流水线 在接收到该一维条码图像后无法进行相应处理，并输出正确的条码信息。同样地，条码解 码流水线102也可对PDF417条码图像、RSS条码图像进行上述处理。当然，主控逻辑模块 102也可根据用户的选择仅控制多个条码流水线中的一个条码流水线对输入条码图像进行 处理。另外，若从虚拟NAND闪存总线接口 116先后获取三张条码图像A、B、C至数据存储 器104，三张条码图像A、B、C分别对应三种不同类型的条码格式PDF417条码、RSS条码以 及一维条码，那么该三张条码图像可按获取的先后次序从数据存储器104提供至条码解码流水线102，同一时间下，PDF417条码解码流水线、一维条码解码流水线以及RSS条码解码 流水线会首先并行处理条码图像A，结果是PDF417条码解码流水线会对条码图像A作相应 处理，并输出正确条码信息，其他两个条码解码流水线则无法对条码图像A进行处理。如果 在PDF417条码解码流水线对条码图像A的处理过程中，一维条码解码流水线以及RSS条码 解码流水线已确认无法处理A，则会尝试处理下一张条码图像B，其中RSS条码解码流水线 会对条码图像B进行处理，并输出正确条码信息。如果在PDF417条码解码流水线和RSS条 码解码流水线分别对条码图像A、B进行处理的过程中，一维条码解码流水线已确认无法处 理条码图像B，则会继续尝试对下一条码图像C进行处理，并且由于格式对应，一维条码解 码流水线可对C进行处理，并输出正确条码信息。由于不用等待第一张条码图像处理完成就可以处理第二张条码图像，并且不用等 待第二张条码图像处理完成就可以处理第三条码张图像，因此以上并行的条码图像处理方 式可极大地提高处理不同类型的条码图像的速度。条码解码流水线102输出的条码信息可由主控逻辑模块101存储至数据存储器 104，并在需要输出时再从数据存储器104存储至数据寄存器。当然，条码解码流水线102 输出的条码信息可由主控逻辑模块101直接存储至数据寄存器。存储至数据寄存器的条码 信息可经虚拟NAND闪存总线接口 116输出。本实用新型所采用的虚拟NAND闪存总线接口 116包括标准NAND闪存接口，主要 包括以下引脚，I/Oq-I/O7、CLE、ALE、CS、to、RE，其中各引脚的功能如下表1. 1所介绍表 1. 1
引脚名称引脚功能I/O0 I/O71/00 I/O/基本输入输出 I/O。 1/07引脚用于输入命令(command)、地址(address)、 数据(data)，并在读取操作(read)时输出数据。CLECOMMAND LATCH ENABLE/ 命令锁存使能 CLE激活时，输入数据为命令。ALEADDRESS LATCH ENABLE/ 地址锁存使能 ALE激活时，输入数据为地址。CSCHIP SELECT/片选 当该输入端处于有效电平，芯片才进入工作状态，实现数据 的输入输出。WEWRITE ENABLE/ 写使能 WE对I/O端的输入进行控制，WE激活，允许输入，命令、 地址、数据锁存在WE脉冲的上升沿或下降沿。
权利要求一种存储卡型条码解码装置，其特征在于，所述存储卡型条码解码装置包括存储卡接口，用于接收条码图像；读写控制器，与所述存储卡接口电连接；以及条码解码单元，与所述读取控制器电连接，所述读写控制器将所述条码图像写入所述条码解码单元进行解码，并读取所述条码图像的解码信息，并经所述存储卡接口输出。
2.根据权利要求1所述的存储卡型条码解码装置，其特征在于，所述条码解码单元包括数据存储器，用于存储条码图像；寄存器组，包括命令寄存器和数据寄存器，所述命令寄存器用于暂存命令，所述数据寄 存器用于暂存数据；条码解码流水线，用于处理所述条码图像；主控逻辑模块，从所述命令寄存器获取处理命令，根据所述处理命令将所述数据存储 器中存储的所述条码图像传输至所述条码解码流水线进行解码；以及虚拟NAND闪存总线接口，分别与所述寄存器组和所述读写控制器电连接，以接收所述 条码图像。
3.根据权利要求1所述的存储卡型条码解码装置，其特征在于，所述条码解码单元包括数据存储器，用于存储条码图像；寄存器组，包括命令寄存器和数据寄存器，所述命令寄存器用于暂存命令，所述数据寄 存器用于暂存数据；条码解码流水线，用于处理所述条码图像；主控逻辑模块，从所述命令寄存器获取处理命令，根据所述处理命令将所述数据存储 器中存储的所述条码图像传输至所述条码解码流水线进行解码；以及总线接口，分别与所述寄存器组和所述读写控制器电连接，以接收所述条码图像。
4.根据权利要求1所述的存储卡型条码解码装置，其特征在于，所述条码解码单元进 一步包括配置存储器，所述配置存储器与所述寄存器组电连接，用于存储所述条码解码流 水线工作时的运算参数以及查表数据，所述条码解码流水线通过所述主控逻辑模块以及所 述寄存器组从所述配置存储器获取所述运算参数以及所述查表数据。
5.根据权利要求1所述的存储卡型条码解码装置，其特征在于，所述条码解码单元进 一步包括配置存储器，所述配置存储器设置在所述条码解码流水线内部，用于存储所述条 码解码流水线工作时的运算参数以及查表数据。
6.根据权利要求2或3所述的存储卡型条码解码装置，其特征在于，所述读写控制器包括闪存数据控制模块，与所述虚拟NAND闪存总线接口电连接，用于对所述虚拟NAND闪存 总线接口进行访问及输入输出数据；存储卡控制器，与所述闪存数据控制模块电连接，用于将输入的符合存储卡通信协议 的数据转换为存储数据输入所述闪存数据控制模块，以及将所述闪存数据控制模块输出的 数据转换为符合存储卡通信协议的数据输出；微处理器，分别与所述闪存数据控制模块和所述存储卡控制器电连接，用于协调闪存数据控制模块和存储卡控制器的工作状态。
7.根据权利要求2或3所述的存储卡型条码解码装置，其特征在于，所述读写控制器包括闪存数据控制模块，与所述虚拟NAND闪存总线接口电连接，用于对所述虚拟NAND闪存 总线接口进行访问及输入输出数据；存储卡控制器，与所述闪存数据控制模块电连接，用于将输入的符合存储卡通信协议 的数据转换为存储数据输入所述闪存数据控制模块，以及将所述闪存数据控制模块输出的 数据转换为符合存储卡通信协议的数据输出.
8.根据权利要求7所述的基于存储卡接口的条码解码装置，其特征在于，所述存储卡 控制器集成在所述条码解码单元内部。
9.根据权利要求2或3所述的存储卡型条码解码装置，其特征在于，其特征在于，所述 条码解码单元由硬件逻辑实现多个所述条码解码流水线，所述多个条码解码流水线对所述 条码图像进行并行处理。
10.根据权利要求1所述的存储卡型条码解码装置，其特征在于，所述存储卡为CF卡、 MMC卡、SD卡、Micro SD卡、Min SD卡以及SM卡中之一者。
11.根据权利要求1所述的存储卡型条码解码装置，其特征在于，所述存储卡型条码解 码装置进一步包括存储器，所述存储器与所述读写控制器电连接，以接收经所述存储 接 口输入的数据或所述解码信息。
专利摘要本实用新型公开了一种存储卡型条码解码装置，该存储卡型条码解码装置包括存储卡接口，用于接收条码图像；读写控制器，与该存储卡接口电连接；条码解码单元，与该读取控制器电连接，该读写控制器将该条码图像写入该条码解码单元进行解码，并读取该条码图像的解码信息，并经该存储卡接口输出。通过以上设置，存储卡型条码解码装置能够实现条码图像摄入后的即时解码，具有使用方便、解码速度更快、成本更低、应用广泛、并能够处理多种不同编码类型的条码图像等优点。
文档编号G06K19/07GK201725350SQ201020213210
公开日2011年1月26日 申请日期2010年6月1日 优先权日2010年6月1日
发明者吴军, 吴明珲, 蔡小丹, 蔡强 申请人:福建新大陆电脑股份有限公司