专利名称：具有减小面积的乘性除法电路的制作方法
技术领域：
本技术涉及执行乘性除法(multiplicative division)的电路，以及在EDA软件中实现电路的单元。
背景技术：
已经以多种方式实现了除法电路。在这些方法中，由于具有二次收敛特性，基于牛顿-拉夫逊(Newton-Raphson)迭代法的乘性除法电路非常流行。作为一种备选的除法电路，戈德施密特(Goldschmidt)方法利用了牛顿-拉夫逊迭代法的并行性。二次收敛性使得这些除法电路有望高性能地实现大数除法运算。然而，常规的牛顿-拉夫逊迭代法和戈德施密特方法包含了全精度操作数的乘法递归系列，从而必须经受较大的面积消耗。
发明内容
本技术减少了二次收敛组合除法器的面积而不牺牲性能。本技术的一个方面是具有减少的电路面积的除法电路。实施例包含了实现乘性除法的集成电路。集成电路包括查找表电路和乘法器电路。查找表电路提供除数输入的倒数的近似值。乘法器电路接收并精化商输出的近似值。至少一个乘法器电路是平方电路，该平方电路利用减少数目的中间部分乘积来实现乘法运算。该减少数目的中间部分乘积防止平方电路进行任何两个不相等的数之间的乘法，并且将平方电路限于进行相同数乘以相同数的乘法。在一些实施例中，乘性除法具有二次收敛性。在一些实施例中，乘法器电路包含具有逐渐改进的商输出的第一系列的乘法器电路；以及具有减少的误差调整输出的第二系列的乘法器电路。在一些实施例中，第一系列的乘法器电路与第二系列的乘法器电路并行地运算。在一些实施例中，乘法器电路的第二系列包含平方电路。在一些实施例中，乘法器电路包含多个平方电路。在一些实施例中，查找表电路是二分查找表电路。在一些实施例中，查找表电路是多方查找表电路，从而使得多方查找表电路包含多个偏移值表。在一些实施例中，查找表电路是直接查找表电路。在一些实施例中，平方电路对如下输入操作数进行运算，该输入操作数具有小于被除数输入的输入宽度以及小于除数输入的输入宽度的输入宽度。本技术的另一方面是实现该技术的计算机系统。本技术的另一方面是实现该技术的计算机可读介质。
图1示出了戈德施密特乘性除法器的框图。图2示出了包含在此所描述的、具有一般化的级(stage)数的平方电路的乘性除法器的框图。
图3示出了包含在此所描述的平方电路的特定乘性除法器的框图。图4示出了在乘性除法器的一些实施例中的二分查找表。图5示出了显示了附图4中的二分查找表的两个表的应用的图。图6示出了在乘性除法器的一些实施例中的多方查找表。图7示出了示出在此描述的乘性除法电路的实施例所使用的减少面积的比较图。图8示出了示出在此描述的乘性除法电路的实施例所使用的减少面积的比较图。图9示出了并入本技术的特点的例示的集成电路设计流的简化表示。图10是能够用于实现并入了本技术的方面的软件的计算机系统的简化框图。
具体实施例图1示出了戈德施密特乘性除法器的框图。用于求1/B的倒数的经典牛顿-拉夫逊迭代法实现方程x[n+l] = x[n]*(2_B*x[n])其中x
是来自查找表(LUT)的种子，并且χ [无穷大]=1/B。A/B相除通过将 A与x[n]相乘来获得。牛顿-拉夫逊迭代法是一个仅乘法数列并且因而会遭受速度损失。常规的戈德施密特法实现这种类型的方程q[n+l] = q[n]*(2-y[n])y[n+l] = y [η] * (2-y [η])y[η] <2其中q
=A*来自LUT的种子，y W] = B*来自LUT的种子，并且q [无穷大]= A/B。常规算法中的y[n]在多次迭代后保持全精度。常规的戈德施密特方法允许具有增加速度的并行乘法运算。戈德施密特电路不具有任何平方逻辑。例如，y[l]是的乘积，其不是平方运算。牛顿-拉夫逊迭代法和戈德施密特方法在每一个步骤都需要全精度的乘法运算。 例如，具有戈德施密特法的M位除法电路需要两个9b χ 24b的乘法器电路和三个具有来自LUT的8b种子的27b χ 27b乘法器电路。因为对硬件资源的繁重使用，通过重复使用时序系统中的单个乘法器、或者其它使用矩形乘技术来备选地减少面积。然而，这种技术不能被应用于组合除法器。为了减少除法电路的面积并且提高其性能，必须要修改常规戈德施密特法的回归方程，并且通过小精度乘法器电路替代全精度乘法器电路进行实现。戈德施密特法经过修订和修改以实现如下类型的方程q[n+l] = q [η] * (1+r [η]) = q[n]+q[n]*r [η]r[n+l] = r[n]权利要求
1.一种具有减少的电路面积的除法电路，包括实现被除数输入和除数输入的乘性除法的集成电路，包括用于提供除数输入的倒数的近似值的查找表电路；用于接收所述近似值并精化所述被除数输入和除数输入的商输出的多个乘法器电路， 其中所述多个乘法器电路中的至少一个乘法器电路是实现与减少数目的中间部分乘积的乘法的平方电路，所述减小数目的所述中间部分乘积的防止所述平方电路进行任意两个不相等的数之间的乘法以及将所述平方电路限于进行相同数乘以所述相同数的乘法。
2.根据权利要求1所述的除法电路，其中，所述乘性除法具有二次收敛性。
3.根据权利要求1所述的除法电路，其中，所述多个乘法器电路包含具有逐渐精化的商输出的第一系列的乘法器电路；以及具有减少的误差的调整输出的第二系列的乘法器电路。
4.根据权利要求1所述的除法电路，其中，所述多个乘法器电路包含具有逐渐精化的商输出的乘法器电路的第一系列；以及具有减少的误差的调整输出的乘法器电路的第二系列；并且乘法器电路的第一系列与乘法器电路的第二系列并行运算。
5.根据权利要求1所述的除法电路，其中，所述查找表电路是二分查找表电路。
6.根据权利要求1所述的除法电路，其中，所述查找表电路是多方查找表电路，从而使得所述多方查找表电路包含多个偏移值表。
7.根据权利要求1所述的除法电路，其中，所述查找表电路是直接查找表电路。
8.根据权利要求1所述的除法电路，其中，所述平方电路对输入操作数进行运算，所述输入操作数具有小于所述被除数输入的输入宽度以及小于所述除数输入的输入宽度的输入宽度。
9.根据权利要求1所述的除法电路，其中，所述多个乘法器电路包含具有逐渐精化的商输出的第一系列的乘法器电路；以及具有减少的误差的调整输出的第二系列的乘法器电路；并且所述第二系列的乘法器电路包含所述平方电路。
10.根据权利要求1所述的除法电路，其中，所述多个乘法器电路包含具有逐渐精化的商输出的第一系列的乘法器电路；以及具有减少的误差的调整输出的第二系列的乘法器电路；并且所述第二系列的乘法器电路的包含所述平方电路；其中，所述平方电路对输入操作数进行运算，所述输入操作数具有小于所述被除数输入的输入宽度以及小于所述除数输入的输入宽度的输入宽度。
11.根据权利要求1所述的除法电路，其中，所述多个乘法器电路包括多个平方电路，并且其中，所述多个乘法器电路包含具有逐渐精化的商输出的第一系列的乘法器电路；以及具有减少的误差的调整输出的第二系列的乘法器电路；并且所述第二系列的乘法器电路包含所述多个平方电路。
12.根据权利要求1所述的除法电路，其中，所述多个乘法器电路包括多个平方电路，并且其中，所述多个乘法器电路包含具有逐渐精化的商输出的第一系列的乘法器电路；以及具有减少的误差的调整输出的第二系列的乘法器电路；并且所述第二系列的乘法器电路包含所述多个平方电路；其中，所述平方电路对输入操作数进行运算，所述输入操作数具有小于所述被除数输入的输入宽度以及所述除数输入的输入宽度的输入宽度。
13.一种用于对集成电路设计进行布局的计算机系统，所述计算机系统包括处理器和存储器，所述计算机系统生成第一集成电路设计的第一布图，所述第一布图定义多个掩膜，所述掩膜定义制造过程中的多个特征，所述特征定义实现被除数输入和除数输入的乘性除法的集成电路，所述集成电路包括用于提供除数输入的倒数的近似值的查找表电路；用于接收所述近似值并精化所述被除数输入和除数输入的商输出的多个乘法器电路， 其中所述多个乘法器电路中的至少一个乘法器电路是实现与减少数目的中间部分乘积的乘法的平方电路，所述减少数目的中间部分乘积防止所述平方电路进行任意两个不相等数之间的乘法以及将所述平方电路限于进行相同数乘以所述相同数的乘法。
14.根据权利要求13所述的计算机系统，其中，所述平方电路对输入操作数进行运算， 所述输入操作数具有小于所述被除数输入的输入宽度以及小于所述除数输入的输入宽度的输入宽度。
15.根据权利要求13所述的计算机系统，其中，所述多个乘法器电路包含具有逐渐精化的商输出的第一系列的乘法器电路；以及具有减少的误差的调整输出的第二系列的乘法器电路；并且所述第二系列的乘法器电路包含所述平方电路。
16.根据权利要求13所述的计算机系统，其中，所述多个乘法器电路包括多个平方电路，并且其中，所述多个乘法器电路包含具有逐渐精化的商输出的第一系列的乘法器电路；以及具有减少的误差的调整输出的第二系列的乘法器电路；并且所述第二数列的乘法器电路包含所述多个平方电路。
17.一种计算机可读介质，该计算机可读介质定义标准单元以生成第一集成电路设计的布图，所述布图定义多个掩膜，所述掩膜定义制造过程中的多个特征，所述特征定义实现被除数输入和除数输入的乘性除法的集成电路，所述标准单元定义所述集成电路包括用于提供除数输入的倒数的近似值的查找表电路；用于接收所述近似值并精化所述被除数输入和除数输入的商输出的多个乘法器电路， 其中所述多个乘法器电路中的至少一个乘法器电路是实现与减少数目的中间部分乘积的乘法的平方电路；所述减少数目的中间部分乘积防止所述平方电路进行任意两个不相等数之间的乘法以及将所述平方电路限于进行相同数乘以所述相同数的乘法。
18.根据权利要求17所述的计算机介质，其中，所述平方电路对输入操作数进行运算， 所述输入操作数具有小于被除数输入的输入宽度以及小于除数输入的输入宽度的输入宽度。
19.根据权利要求17所述的计算机介质，其中，所述多个乘法器电路包含具有逐渐精化的商输出的第一系列的乘法器电路；以及具有减少的误差的调整输出的第二系列的乘法器电路；并且所述第二系列的乘法器电路包含所述平方电路。
20.根据权利要求17所述的计算机介质，其中，所述多个乘法器电路包括多个平方电路，并且其中，所述多个乘法器电路包含具有逐渐精化的商输出的第一系列的乘法器电路；以及具有减少的误差的调整输出的第二系列的乘法器电路；并且所述第二系列的所述乘法器电路包含所述多个平方电路。
全文摘要
本技术是具有减少的电路区域的除法电路。实施例包括实现被除数输入和除数输入的乘性除法的集成电路。集成电路包括查找表电路和乘法器电路。查找表提供除数输入的倒数的近似值。乘法器电路接收该近似值并精化被除数输入和除数输入的商输出。至少一个乘法器电路是用于实现与减少数目的中间部分乘积的乘法的平方电路。减少数目的中间部分乘积防止平方电路进行任意两个不相等数之间的乘法以及将平方电路限于进行相同数乘以相同数的乘法。
文档编号G06F17/00GK102460424SQ201080033502
公开日2012年5月16日 申请日期2010年6月10日 优先权日2009年6月10日
发明者A·坦卡, D·特兰, R·凯莉, 韩炅男 申请人:新思科技有限公司