专利名称：突发存取协议及第二处理器的优先初始化的制作方法
技术领域：
背景技术：
许多形式的电子装置需要所述装置内的两个或两个以上处理器之间的数据指令的通信。处理大量数据的电子装置(例如，数字媒体接收器)必须实时地执行许多复杂操作。设计电子装置的挑战中的一者包括以允许实时处理的有效方式在两个或两个处理器间交换数据。在数据交换可完成之前需要相对较长设置时间的数据接口呈现数据通信瓶颈的可能性。这些通信瓶颈可导致折中的操作及减少的功能性。高速数据接口电路为已知的，但其可为昂贵的且在某些硬件架构中可能不兼容
发明内容
并入本文中且构成本说明书的部分的随附图式说明本发明的示范性实施例，且与上文给出的一般描述及下文给出的详细描述一起用来解释本发明的特征。图I为移动用户调制解调器与移动电视接收器芯片之间的现有技术数据接口的硬件架构图。图2为通过高容量数据接口介接的两个处理器的硬件架构图，倘若在单一存取模式下执行所有数据存取，则所述高容量数据接口会呈现通信瓶颈。图3为根据各种实施例的用于使用突发存取协议在两个处理器之间传达指令及数据的实施例方法的过程流程图。图4为移动用户调制解调器与UBM2移动电视接收器芯片之间的实施各种实施例的突发存取协议的数据接口的实例硬件架构图。图5为使用各种实施例的突发存取协议将数据从第一处理器写入到第二处理器的实施例方法的过程流程图。图6为展示可使用各种实施例的突发存取协议在图4中所说明的实例硬件架构中实施的通信及过程的呼叫流程图。图7为说明用于使用各种实施例的突发存取协议处置与数据表写入存取相关联的错误消息的方法的过程流程图。图8为用于在由第一处理器管理的初始化过程内的早期点编程及配置第二处理器的另一实施例方法的过程流程图。
图9A及9B—起为用于从移动台调制解调器(MSM)芯片内的处理器编程及配置多媒体接收器芯片内的数字信号处理器的实例实施例方法的过程流程图。图10为适于在一实施例中使用的移动装置的组件框图。
具体实施方式
将参看随附图式详细描述各种实施例。在任何可能的情况下，将贯穿图式使用相同参考数字来指代相同或类似部分。对特定实例及实施方案的参考是出于说明性目的，而不意在限制本发明或权利要求书的范畴。词语“示范性”在本文中用以意谓“充当实例、例子或说明”。本文中描述为“示范性”的任何实施方案未必应被看作为比其它实施方案优选或有利。
如本文中所使用，术语“移动装置”指代下列各者中的任一者或全部蜂窝式电话、个人数据助理(PDA)、掌上型计算机、膝上型计算机、无线电子邮件接收器(例如，Blackberry 装置及Tleo 装置)、具备多媒体因特网功能的蜂窝式电话(例如，Blackberry Storm )、全球足位系统(GPS)接收器、无线游戏控制器，及包括第一可编程处理器、经由数据接口电路耦合到第一可编程处理器的第二可编程处理器的类似个人电子装置。实例移动装置为移动TV广播接收器。各种实施例提供用于解决可能在计算装置内的集成电路元件之间发生的通信瓶颈的机制及系统。多媒体接收器、通信装置及计算装置中所使用的集成电路的增加的速度及复杂性已提出对大量数据在大型组件间的实时传输的增加的需求。在许多情况下，数据通信的瓶颈归因于设置经由任何接口数据总线的数据传送所需的时间。举例来说，许多电子装置中所使用的安全数字输入/输出(SDIO)接口可用连续块传送大量数据，但需要对单一数据传送操作来说并非省时的设置序列。SDIO接口的相对较长的存取设置时间意味着电路可能会变成需要各种内部组件间的实时操作及数据通信的电子装置中的通信瓶颈。因此，虽然SDIO接口能够负担得起、在产业中众所周知且对于移动大型数据块非常有效，但SDIO接口的相对缓慢的设置处理过程使其并不适于需要实时读取/写入操作的许多集成电路。各种实施例提供可克服数据接口电路(例如，SDIO接口)中的通信瓶颈的通信协议。本文中称为“突发存取协议”，各种实施例使实施此协议的集成电路能够利用这些数据接口电路的大型块写入效率，同时补偿其缓慢的单一存取特性。此通过在第二处理器可用以实施第一处理器所指定的指令的两个数据表中配置数据、索引及/或指令及将数据、索引及/或指令从第一处理器传送到第二处理器来完成。第一表为相对静态的表，其在本文中称为“静态接口表”或简称为“静态表”。静态表用于以大型数据块传送指令、数据、寄存器索引及设置参数，其可在由第二处理器使用之前传输。用于传达指令序列且频繁地改变数据的第二表在本文中被称为“动态接口表”或简称为“动态表”。动态表用于通过包括信息(例如，静态表内的即将实施的数据表的各者或序列)连同动态数据来控制第二处理器，第二处理器可将动态数据用作用于执行存储于静态表中的过程的引导。通过预先传输静态表中可在第二处理器中实施的数据、寄存器索引、指令、序列及配置数据的大部分，具有较长设置时间的数据接口可由第一处理器通过减少接口上的数据传送的数目及频率而有效地用于控制第二处理器。各种实施例的实例应用涉及高通(Qualcomm)MediaFLO接收器芯片(称为UBM2芯片)与高通移动用户调制解调器(MSM)芯片之间的接口。在新实施方案中，UBM2芯片是使用SDIO接口与MSM芯片耦合。如上文所提及，SDIO接口可非常迅速地传输大型数据块；然而，每一数据传送需要设置处理，此处理使接口不适于实时指令及数据的频繁传输。为了克服这些缺陷，可实施本文中所描述的突发存取协议以准许MSM芯片内的ARM (高级精简指令集计算机(RISC)机器)处理器配置且控制UBM2内的接收器数字信号处理器(RDSP)。供以SDIO接口互连的MSM芯片及UBM2芯片使用的突发存取协议的此应用被用作各种实施例的实施方案的说明性实例，且不意在将权利要求书的范畴限于此特定应用或硬件架构。从在MSM上运行的FLO协议堆栈(FPS)软件与UBM2芯片交互涉及必须在大约几毫秒或甚至几亚毫秒中完成的若干时间关键的事务。直到最近，这些事务才经由称为EBI2的具有完全在实时要求内的 100毫微秒的事务时间的高速接口完成。图I说明先前用于使用EBI2接口 110使MSM芯片102与UBM2芯片104介接的硬件架构100。在此现有架构100中，MSM 102内的ARM核心104执行FLO物理层软件。在ARM核心102上运行的FLO物理层软件必须配置具固件指令的RDSP 106及具硬件配置的FLO硬件108。在此架构中，所述EBI2接口能够提供实时写入事务以使MSM芯片与UBM2芯片能够适当介接。随着新MSM芯片组的出现，归因于许多因素(例如，EBI2的不存在、将EBI2用于UBM2连同其它外围设备的争议等)，使用EBI2的选项不再存在。在这些情形中，MSM芯片及UBM2芯片两者上所支持的有吸引力的可靠替代接口为SDIO接口。 SDIO接口为支持两种形式的数据传送(一者为单一存取，且另一者为块或突发存取)的工业标准数据交换接口。SDIO单一存取模式的缺点在于，与其它高速接口(例如，EBI2)相比，其花费相对较长的时间来设置数据接口。此较长存取时间可归因于与SDIO存取有关的设置时间。当与单一(即，字节)存取模式相比时，SDIO接口的突发存取模式要快得多，因为突发存取模式使用硬件直接存储器存取(DMA)引擎进行实际传送。虽然设置时间较长，但数据传送仍较快速以使得其对于大型数据传送的表现可比EBI2存取更好。然而，存在使用DMA引擎时所涉及的固有设置成本，此可导致对于小型事务来说缩减到负收益。FPS软件的问题在于，当前大部分的硬件存取(尤其是写入)是对非连续的硬件寄存器进行的。经由SDIO接口对非连续寄存器的存取写入类似于单一存取SDIO事务。鉴于完成单一存取事务所需的相对较长时间，FPS的许多实时要求将破坏。在这些情形下，一种替代方案将为将这些随机单一事务转换成突发事务。但突发事务需要连续的存储器空间。由于将以FPS软件配置针对任何给定情形编程的硬件寄存器未将连续存储器映射呈现给软件，所以各种实施例的突发存取协议用以将这些随机列表编程为连续块，其可存储于RDSP存储器中且RDSP可对其进行剖析以将特定值写入到适当硬件寄存器。由于RDSP与FLO硬件并排地驻留于UBM2芯片上，所以从RDSP编程FLO硬件所需的时间并不引发问题。因此，RDSP可用以编程FLO硬件(例如，将适当数据存储于特定寄存器内)。然而，待编程到硬件中的值必须来自ARM，因为ARM执行确定需要编程到特定硬件寄存器中的值的FPS软件。如果ARM要将关于待编程的寄存器的完整信息连同待编程的值传送到RDSP，则这些传送操作将极其繁琐，因为ARM最后会比其针对直接编程硬件寄存器所发送的量多的数据发送到RDSP。因此，ARM到RDSP接口应在实时约束不存在时允许提前(例如，在加电、初始化期间或在几乎无活动的周期期间)发送大部分信息，且在实时处理到来时仅允许将关键选择参数发送到RDSP。归因于例如微调、现场测试结果、硬件限制的发现等的因素，通常必须不时地重新配置或重新编程物理层系统硬件寄存器。完成这些重新配置的最大瓶颈为在以上所提及的因素中的任一者改变的情况下重新写入固件的努力。换句话说，硬编码待编程的硬件寄存器、将使用的序列及可能为待编程的值的固件实施方案在稍后某一天会需要重新写入代码。这些因素需要MSM芯片与UBM芯片之间的接口，其允许ARM —般地通知RDSP哪些需要编程、应实施的编程的序列、待编程的寄存器的索引及待编程的值。在执行下一次写入之前，一些硬件寄存器写入/写入序列后面需要有任意延迟。因此，需要一机制以在需要时将这些延迟插入于写入之间。各种实施例的突发存取协议解决这些设计要求以提供固件中的一般接口。突发存取协议的此一般接口包括静态接口及动态接口，以及控制接口及信令接口。静态接口提供用于传送固件初始化所需的大部分数据及指令的机制及存储。动态接口提供用于在实时要求到来时传送编程硬件所需的最少信息的机制及存储。突发存取协议还为第一处理器提供接口以一般地通知第二处理器待编程的硬件寄存 器的列表。突发存取协议还为第一处理器提供接口以一般地通知第二处理器硬件寄存器应编程的序列。突发存取协议还为第一处理器提供接口以一般地通知第二处理器以省时方式针对硬件寄存器编程的值的可能集合。突发存取协议还为第一处理器提供接口以一般地通知第二处理器待插入于硬件写入之间的延迟指令连同要延迟的循环的数目的值。这些接口一起在本文中称为突发存取协议。图2说明供各种实施例的突发存取协议使用的硬件架构200。适合突发存取协议使用的硬件架构200通常将包括第一处理器202 (例如，ARM处理器或处理器核心)，第一处理器202经由以可能呈现通信瓶颈的存取设置过程为特征的高容量数据存取电路206 (例如，SDIO接口)将数据及/或指令传达到第二处理器204。在此架构中，第一处理器202可能需要将配置数据(例如，硬件及固件初始化及编程寄存器的配置数据)传递到第二处理器204。突发存取协议使第一处理器202能够在初始化期间将大部分关于寄存器的编程的所需信息传递到第二处理器204，且此后在实时考虑到来时仅传递最少信息。为了实现此情形，将初始化数据及指令从第一处理器202传送到第二处理器204以存储于静态接口 208中，且将运行时间参数(例如，仅在运行时间可获得的指令序列及数据)从第一处理器202传送到第二处理器204以存储于动态接口 210中。静态接口 208可允许第一处理器202将关于待编程的硬件寄存器、替代编程序列及供选择以用于编程每一硬件寄存器的值的替代可能集合的信息发送到第二处理器204。图2还说明第一处理器202与第二处理器204之间的为突发存取协议的部分的通信。举例来说，第一处理器202可在信号220中将关于将要经由存取电路206传送的表的信息(即，表参数)传达到处理器204。举例来说，在传输静态表之前，第一处理器202可发送信号220，其通知第二处理器204将要传达静态表，以及第二处理器204适当地需要的接收及存储于存储器中的信息(例如，表的长度)。此表参数信号220可经由存取电路206或经由第一处理器与第二处理器之间的不同电路来发送。第一处理器202可初始化存取电路206 (如箭头222中所示)，且接着在单一大型数据传送224中传输静态表。第二处理器接收静态表且将其存储于存储器的静态接口表部分208内。稍后(例如，在运行时间期间)，第一处理器202可通过将信号260发送到适当的第二处理器204来执行类似操作以传输动态表，信号260通知第二处理器将要传输动态表连同接收及存储所需的表参数。第一处理器202接着可配置存取电路206 (如箭头228所指示)且接着在消息230中传输动态表。第二处理器204接收所述动态表且将其存储于存储器的动态接口表部分210内。图3说明用于实施第一处理器202与第二处理器204之间的突发存取协议的实例方法300。如果所述第二处理器未针对此操作加以预先配置，则在步骤302处，起始过程可界定用于静态接口表及动态接口表的存储器缓冲区。为了编程第二处理器204或由第二处理器204控制的电路或寄存器，第一处理器202可通知第二处理器将要发送静态表连同所述表的参数(步骤304)。第二处理器在步骤306中接收此信息且准备接收静态表。第一处理器204可在步骤308处起始数据写入设置序列以配置存取电路以用于传送静态表。一旦存取电路经设定以用于传送数据，第一处理器即可在步骤310处起始静态表到第二处理器的传送。第二处理器204在步骤312处接收静态表且在步骤330处将所述表存储于耦合到第二处理器的存储器的静态接口部分中。第一处理器可进行其它操作316，直到第二处理器204或由第二处理器控制的电路的运行时间配置需要 完成时为止。此时，在步骤328处，第一处理器202可将消息发送到第二处理器204，所述消息通知第二处理器将要传输动态表连同接收及存储数据所需的表参数。第二处理器204在步骤330处接收表特性且准备接收动态表。第一处理器202在步骤332处设置数据存取电路以用于传送动态表，且在步骤334处将动态表传送到第二处理器。第二处理器204在步骤336处经由存取电路接收动态表，且在步骤338处将动态表存储于存储器的动态存取部分中。在步骤340中，第二处理器204通过以下操作实施由第一处理器指引的过程使用存储于动态表中的信息连同存储于静态表中的将在过程中使用(例如)以配置寄存器的数据来确定存储于静态表中的应执行的序列、数据表或过程(包括多个过程应用以执行的序列)。因此，第二处理器204是由软件配置以使用存储于动态表中的信息执行操作且使用静态表中的信息配置寄存器，就好像第一处理器正在以一序列单一存取操作将信息传送到第二处理器一样。突发存取协议可使用在第一处理器与第二处理器之间共享以支持将数据从一者传送到另一者的各种中断及消息资源来实施。这些中断及共享资源将视包括于第一处理器及第二处理器或第一处理器及第二处理器所驻留于的功能芯片内的状态寄存器而定。为了提供这些中断及共享资源的实例，以下描述参考图4中所说明的MSM到UBM2架构400。参看图4，MSM到UBM2架构400包括以操作FLO物理层软件的ARM核心404为特征的MSM芯片402，所述ARM核心404经由SDIO接口 410将配置指令发送到UBM2内的RDSP408。在此架构中，ARM核心404可使用总线存取层在消息420中配置SDIO接口。在消息422中，ARM核心404可配置RDSP 408及必要的RDSP相依性。在消息424中，ARM核心404可下载固件及静态表中的配置参数以存储于RDSP存储器内。在消息426中，ARM核心404可下载动态表，从而为RDSP 408提供所有必要的运行时间参数。RDSP 408接着可使用动态表运行固件以确定来自静态表的为编程FLO硬件428所必需的信息。UBM2硬件406包括中断状态寄存器中的专用位以识别由RDSP 408激发的中断。在此实例架构中，floSWCmdResponse RDSP寄存器可用以区分各种RDSP中断。类似地，维持在ARM处理器404上的RDSP驱动程序可包括用以产生到RDSP 408的软件中断的机制(在ARM上)。floSWCmd RDSP寄存器由RDSP 408使用以识别由ARM 404激发的中断的类型。下表I描述图4中所说明的架构中的可用突发存取协议实施的ARM接口中断。表I :RDSP-ARM 接口中断
权利要求
1.一种用于经由数据接口将数据从第一处理器传递到第二处理器的方法，其包含 在第一传输中经由所述数据接口将信息的第一集合的静态表从所述第一处理器传输到所述第二处理器； 将所述静态表存储于可由所述第二处理器存取的存储器中； 在第二传输中经由所述数据接口将信息的第二集合的动态表从所述第一处理器传输到所述第二处理器； 将所述动态表存储于可由所述第二处理器存取的存储器中； 存取所述动态表中的信息的所述第二集合以决定确定将实施的信息的所述第一集合的经指示部分 '及 在所述第二处理器中实施信息的所述第一集合的所述经指示部分。
2.根据权利要求I所述的方法，其中所述静态表中的信息的所述第一集合包含各自包括寄存器索引及待存储于由所述索引识别的寄存器中的值的多个数据表。
3.根据权利要求2所述的方法，其中所述动态表中的信息的所述第二集合识别所述多个数据表中的将用于配置硬件寄存器的一个或一个以上特定数据表。
4.根据权利要求3所述的方法，其中所述动态表中的信息的所述第二集合进一步识别所述多个数据表中的将用于配置硬件寄存器的数据表的序列。
5.根据权利要求I所述的方法，其进一步包含在所述动态表的传输之后将中断从所述第一处理器发送到所述第二处理器。
6.根据权利要求I所述的方法，其进一步包含将通知所述第二处理器将要传输所述静态表的消息从所述第一处理器传输到所述第二处理器。
7.根据权利要求I所述的方法，其进一步包含将通知所述第二处理器将要传输所述动态表的消息从所述第一处理器传输到所述第二处理器。
8.根据权利要求I所述的方法，其进一步包含 确定包括于所述动态表中的参数是有效还是无效；及 在确定包括于所述动态表中的所述参数无效时将错误中断消息从所述第二处理器传输到所述第一处理器， 其中在确定包括于所述动态表中的所述参数有效时执行在所述第二处理器中实施信息的所述第一集合的所述经指示部分。
9.根据权利要求3所述的方法，其中在所述第二处理器中实施信息的所述第一集合的所述经指示部分包含循环通过在所述动态表中识别的所述静态表内的所述多个数据表中的每一者，直到所述经识别数据表中所指示的所有操作已完成为止。
10.根据权利要求I所述的方法，其中所述静态表及所述动态表是经由SDIO数据接口从 所述第一处理器传输到所述第二处理器。
11.根据权利要求I所述的方法，其进一步包含作为由所述第一处理器管理的初始化序列内的早期操作来配置所述第二处理器，其中配置所述第二处理器是在信息的第一集合的所述静态表从所述第一处理器传输到所述第二处理器之前完成。
12.—种初始化包括第一处理器及第二处理器的电子装置的方法，其包含 作为由所述第一处理器管理的初始化序列内的早期操作而从所述第一处理器配置所述第二处理器；命令所述第二处理器开始操作；及 继续由所述第一处理器管理的所述初始化序列。
13.一种电子装置，其包含 第一处理器；及 第二处理器，其经由数据接口电路耦合到所述第一处理器， 其中所述第一处理器及所述第二处理器配置有处理器可执行指令以执行包含以下操 作的操作 在第一传输中经由所述数据接口将信息的第一集合的静态表从所述第一处理器传输到所述第二处理器； 将所述静态表存储于可由所述第二处理器存取的存储器中； 在第二传输中经由所述数据接口将信息的第二集合的动态表从所述第一处理器传输到所述第二处理器； 将所述动态表存储于可由所述第二处理器存取的存储器中； 存取所述动态表中的信息的所述第二集合以决定确定将实施的信息的所述第一集合的经指示部分 '及 在所述第二处理器中实施信息的所述第一集合的所述经指示部分。
14.根据权利要求13所述的电子装置，其中所述静态表中的信息的所述第一集合包含各自包括寄存器索引及待存储于由所述索引识别的寄存器中的值的多个数据表。
15.根据权利要求14所述的电子装置，其中所述动态表中的信息的所述第二集合识别所述多个数据表中的将用于配置硬件寄存器的一个或一个以上特定数据表。
16.根据权利要求15所述的电子装置，其中所述动态表中的信息的所述第二集合进一步识别所述多个数据表中的将用于配置硬件寄存器的数据表的序列。
17.根据权利要求13所述的电子装置，其中所述第一处理器及所述第二处理器配置有处理器可执行指令以执行进一步包含以下操作的操作在所述动态表的传输之后将中断从所述第一处理器发送到所述第二处理器。
18.根据权利要求13所述的电子装置，其中所述第一处理器及所述第二处理器配置有处理器可执行指令以执行进一步包含以下操作的操作将通知所述第二处理器将要传输所述静态表的消息从所述第一处理器传输到所述第二处理器。
19.根据权利要求13所述的电子装置，其中所述第一处理器及所述第二处理器配置有处理器可执行指令以执行进一步包含以下操作的操作将通知所述第二处理器将要传输所述动态表的消息从所述第一处理器传输到所述第二处理器。
20.根据权利要求13所述的电子装置，其中所述第一处理器及所述第二处理器配置有处理器可执行指令以执行进一步包含以下操作的操作 确定包括于所述动态表中的参数是有效还是无效；及 在确定包括于所述动态表中的所述参数无效时将错误中断消息从所述第二处理器传输到所述第一处理器， 其中在确定包括于所述动态表中的所述参数有效时执行在所述第二处理器中实施信息的所述第一集合的所述经指示部分。
21.根据权利要求16所述的电子装置，其中在所述第二处理器中实施信息的所述第一集合的所述经指示部分包含循环通过在所述动态表中识别的所述静态表内的所述多个数据表中的每一者，直到所述经识别数据表中所指示的所有操作已完成为止。
22.根据权利要求13所述的电子装置，其中所述静态表及所述动态表是经由SDIO数据接口从所述第一处理器传输到所述第二处理器。
23.根据权利要求13所述的电子装置，其中所述第一处理器及所述第二处理器配置有处理器可执行指令以执行进一步包含以下操作的操作作为由所述第一处理器管理的初始化序列内的早期操作来配置所述第二处理器，其中配置所述第二处理器是在信息的第一集合的所述静态表从所述第一处理器传输到所述第二处理器之前完成。
24.一种电子装置，其包含 第一处理器；及 第二处理器，其经由数据接口电路耦合到所述第一处理器， 其中所述第一处理器及所述第二处理器配置有处理器可执行指令以执行包含以 下操作的操作 作为由所述第一处理器管理的初始化序列内的早期操作而从所述第一处理器 配置所述第二处理器； 命令所述第二处理器开始操作；及 继续由所述第一处理器管理的所述初始化序列。
25.一种电子装置，其包含 第一处理器； 第二处理器，其经由数据接口电路耦合到所述第一处理器； 用于在第一传输中经由所述数据接口将信息的第一集合的静态表从所述第一处理器传输到所述第二处理器的装置； 用于将所述静态表存储于可由所述第二处理器存取的存储器中的装置； 用于在第二传输中经由所述数据接口将信息的第二集合的动态表从所述第一处理器传输到所述第二处理器的装置； 用于将所述动态表存储于可由所述第二处理器存取的存储器中的装置； 用于存取所述动态表中的信息的所述第二集合以决定确定将实施的信息的所述第一集合的经指示部分的装置；及 用于在所述第二处理器中实施信息的所述第一集合的所述经指示部分的装置。
26.根据权利要求25所述的电子装置，其中所述静态表中的信息的所述第一集合包含各自包括寄存器索引及待存储于由所述索引识别的寄存器中的值的多个数据表。
27.根据权利要求26所述的电子装置，其中所述动态表中的信息的所述第二集合识别所述多个数据表中的将用于配置硬件寄存器的一个或一个以上特定数据表。
28.根据权利要求27所述的电子装置，其中所述动态表中的信息的所述第二集合进一步识别所述多个数据表中的将用于配置硬件寄存器的数据表的序列。
29.根据权利要求25所述的电子装置，其进一步包含用于在所述动态表的传输之后将中断从所述第一处理器发送到所述第二处理器的装置。
30.根据权利要求25所述的电子装置，其进一步包含用于将通知所述第二处理器将要传输所述静态表的消息从所述第一处理器传输到所述第二处理器的装置。
31.根据权利要求25所述的电子装置，其进一步包含用于将通知所述第二处理器将要传输所述动态表的消息从所述第一处理器传输到所述第二处理器的装置。
32.根据权利要求25所述的电子装置，其进一步包含 用于确定包括于所述动态表中的参数是有效还是无效的装置；及用于在确定包括于所述动态表中的所述参数无效时将错误中断消息从所述第二处理器传输到所述第一处理器的装置， 其中用于在所述第二处理器中实施信息的所述第一集合的所述经指示部分的装置包含用于在确定包括于所述动态表中的所述参数有效时在所述第二处理器中实施信息的所述第一集合的所述经指示部分的装置。
33.根据权利要求27所述的电子装置，其中用于在所述第二处理器中实施信息的所述第一集合的所述经指示部分的装置包含用于循环通过在所述动态表中识别的所述静态表内的所述多个数据表中的每一者，直到所述经识别数据表中所指示的所有操作已完成为止的装置。
34.根据权利要求25所述的电子装置，其中所述数据接口电路为SDIO数据接口，且所述静态表及所述动态表是经由所述SDIO数据接口从所述第一处理器传输到所述第二处理器。
35.根据权利要求25所述的电子装置，其进一步包含用于作为由所述第一处理器管理的初始化序列内的早期操作来配置所述第二处理器的装置，其中用于配置所述第二处理器的装置包含用于在信息的第一集合的所述静态表从所述第一处理器传输到所述第二处理器之前配置所述第二处理器的装置。
36.一种电子装置，其包含 第一处理器； 第二处理器，其经由数据接口电路耦合到所述第一处理器； 用于作为由所述第一处理器管理的初始化序列内的早期操作而从所述第一处理器配置所述第二处理器的装置； 用于命令所述第二处理器开始操作的装置；及 用于继续由所述第一处理器管理的所述初始化序列的装置。
37.一种处理器可读存储媒体，其上面存储有处理器可执行指令，所述处理器可执行指令经配置以使单一电子装置内的第一处理器及第二处理器执行包含以下操作的操作 在第一传输中经由数据接口将信息的第一集合的静态表从所述第一处理器传输 到所述第二处理器； 将所述静态表存储于可由所述第二处理器存取的存储器中； 在第二传输中经由所述数据接口将信息的第二集合的动态表从所述第一处理器传输到所述第二处理器； 将所述动态表存储于可由所述第二处理器存取的存储器中； 存取所述动态表中的信息的所述第二集合以决定确定将实施的信息的所述第一集合的经指示部分；及 在所述第二处理器中实施信息的所述第一集合的所述经指示部分。
38.根据权利要求37所述的处理器可读存储媒体，其中所述静态表中的信息的所述第一集合包含各自包括寄存器索引及待存储于由所述索引识别的寄存器中的值的多个数据表。
39.根据权利要求38所述的处理器可读存储媒体，其中所述动态表中的信息的所述第二集合识别所述多个数据表中的将用于配置硬件寄存器的一个或一个以上特定数据表。
40.根据权利要求39所述的处理器可读存储媒体，其中所述动态表中的信息的所述第二集合进一步识别所述多个数据表中的将用于配置硬件寄存器的数据表的序列。
41.根据权利要求37所述的处理器可读存储媒体，其中所述已存储的处理器可执行指令经配置以使单一电子装置内的第一处理器及第二处理器执行进一步包含以下操作的操作在所述动态表的传输之后将中断从所述第一处理器发送到所述第二处理器。
42.根据权利要求37所述的处理器可读存储媒体，其中所述已存储的处理器可执行指令经配置以使单一电子装置内的第一处理器及第二处理器执行进一步包含以下操作的操作将通知所述第二处理器将要传输所述静态表的消息从所述第一处理器传输到所述第二处理器。
43.根据权利要求37所述的处理器可读存储媒体，其中所述已存储的处理器可执行指令经配置以使单一电子装置内的第一处理器及第二处理器执行进一步包含以下操作的操作将通知所述第二处理器将要传输所述动态表的消息从所述第一处理器传输到所述第二处理器。
44.根据权利要求37所述的处理器可读存储媒体，其中所述已存储的处理器可执行指令经配置以使单一电子装置内的第一处理器及第二处理器执行进一步包含以下操作的操作 确定包括于所述动态表中的参数是有效还是无效；及 在确定包括于所述动态表中的所述参数无效时将错误中断消息从所述第二处理器传输到所述第一处理器， 其中在确定包括于所述动态表中的所述参数有效时执行在所述第二处理器中实施信息的所述第一集合的所述经指示部分。
45.根据权利要求39所述的处理器可读存储媒体，其中在所述第二处理器中实施信息的所述第一集合的所述经指示部分包含循环通过在所述动态表中识别的所述静态表内的所述多个数据表中的每一者，直到所述经识别数据表中所指示的所有操作已完成为止。
46.根据权利要求37所述的处理器可读存储媒体，其中所述静态表及所述动态表是经由SDIO数据接口从所述第一处理器传输到所述第二处理器。
47.根据权利要求37所述的处理器可读存储媒体，其中所述已存储的处理器可执行指令经配置以使单一电子装置内的第一处理器及第二处理器执行进一步包含以下操作的操作作为由所述第一处理器管理的初始化序列内的早期操作来配置所述第二处理器，其中配置所述第二处理器是在信息的第一集合的所述静态表从所述第一处理器传输到所述第二处理器之前完成。
48.一种处理器可读存储媒体，其上面存储有处理器可执行指令，所述处理器可执行指令经配置以使单一电子装置内的第一处理器及第二处理器执行包含以下操作的操作 作为由所述第一处理器管理的初始化序列内的早期操作而从所述第一处理器配置所述第二处理器；命令所述第二处理器开始操作；及继续由所述第一处理器管理的所 述初始化序列。
全文摘要
方法及系统提供一种实现数据在第一处理器与第二处理器之间经由数据接口的有效传送的突发存取协议，所述数据接口的存取设置时间可呈现通信瓶颈。数据、索引及/或指令是在来自所述第一处理器的静态表中传输且存储于可由所述第二处理器存取的存储器中。稍后，所述第一处理器将动态表传输到所述第二处理器，所述动态表指定所述静态表内的待由所述第二处理器实施的特定数据、索引及/或指令。所述第二处理器使用所述动态表来实施数据、索引及/或指令的经识别特定子集。通过在大型静态表中将大部分的数据、索引及/或指令传输到所述第二处理器，所述突发存取协议实现可传输大量信息但需要相对较长存取设置时间的数据接口的有效使用。
文档编号G06F9/38GK102640138SQ201080050302
公开日2012年8月15日 申请日期2010年11月12日 优先权日2009年11月13日
发明者帕尼·B·阿瓦哈纳姆, 拉姆库马尔·桑帕斯库马尔, 西达尔斯·贾亚拉曼, 迈克尔·贝利 申请人:高通股份有限公司