专利名称：具有大容量存储功能的1553b硬件定时通讯模块的制作方法
技术领域：
本发明涉及一种1553B硬件定时通讯模块。
背景技术：
1553B总线通讯方式是航空航天领域占统治地位的总线标准。比如，在雷达系统 中，很多子设备之间的信息交换即采用1553B总线通讯方式；主设备通过1553B总线向子 设备发送各项命令，以实时读取整个系统的工作状态信息，并判断各个子设备的工作性能， 以确保整个雷达系统能安全、稳定的工作。然而，各个子设备的通讯是有时序关系的，其每 次通讯的时间间隔必须满足规定的时间要求，才能保证整个雷达系统安全、稳定的工作。因 此，这就需要1553B通讯模块不仅仅是完成通讯的功能，还应具备精确定时通讯的功能，同 时其作为整个系统的一个模块，还需为系统其他模块提供同步时基，以保证整个系统能协 调、有序的工作。
发明内容
本发明是为了解决现有的1553B通讯模块不具备按照一定时序定时通讯的功 能，以及大容量数据传输时系统工作效率低的问题，从而提供一种具有大容量存储功能的 1553B硬件定时通讯模块。具有大容量存储功能的1553B硬件定时通讯模块，它包括SDRAM，它还包括一号 隔离变压器、二号隔离变压器、1553B总线接口芯片和FPGA，一号隔离变压器的输入或输出 端和二号隔离变压器的输入或输出端连入1553B总线；一号隔离变压器的电压信号输入或 输出端和1553B总线接口芯片的一号电压信号输出或输入端连接，二号隔离变压器的电压 信号输入或输出端和1553B总线接口芯片的二号电压信号输出或输入端连接；1553B总线 接口芯片的总线数据信号输出或输入端与FPGA的总线数据信号输入或输出端连接；1553B 总线接口芯片的总线地址信号输出或输入端与FPGA的总线地址信号输入或输出端连接； 1553B总线接口芯片的控制信号输出或输入端与FPGA的控制信号输入或输出端连接；FPGA 的PCIIP核的信号输出或输入端连入PCI总线；SDRAM的数据信号输入或输出端FPGA的数 据信号输出或输入端连接，SDRAM的地址信号输入或输出端FPGA的地址信号输出或输入端 连接；FPGA实现硬件定时通讯的过程中包括5个状态空闲状态IDLE、延迟状态DELAY、 数据读取状态READ、等待状态WAIT和判断状态JUDGE，所述5个状态之间的关系是FPGA默认状态为空闲状态IDLE，当FPGA中计数器计到设定的时间时即产生一个 定时脉冲，在该脉冲的上升沿触发下，FPGA进入延迟状态DELAY状态；在延迟状态DELAY下，如果SDRAM内为空，则将首次取数标志置为有效(为“0”)， 并返回到空闲状态IDLE ；如果SDRAM内不为空且首次取数标志有效(为“0”)，此时则将首次取数标志置为 无效(为“ 1”)，并返回至空闲状态IDLE ；
如果SDRAM内不为空且首次取数标志无效(为“1”)，则从SDRAM中读取本次通讯 的数据个数，并进入数据读取状态READ ；在数据读取状态READ下，FPGA读取SDRAM内的数据，并将读取的数据写入到 1553B总线接口芯片中，并进入等待状态WAIT ； 在等待状态WAIT下，当FPGA完成将数据写入到1553B总线接口芯片后，等待状态 WAIT结束并进入到判断状态JUDGE ；在判断状态JUDGE下，FPGA判断待发送的这帧数据是否已经读取完，如果判断结 果为是，则返回至空闲状态IDLE，如果判断结果为否，则返回至数据读取状态READ继续读 取这帧数据。有益效果本发明提供了两种定时通讯的模式，能够实现用户自定义定时或芯片 内部定时；并且在需要进行大批量的数据传输时，通讯板卡上外扩了一片SDRAM，上位机可 以直接把数据一次性写入到该缓存中，由底层硬件直接实现通讯，整个通讯过程可以不需 CPU的参与，从而减小CPU的占用率，系统的工作效率较高。
图1是本发明的电气结构示意图，其中标记1为1553B总线，标记9为PCI总线； 图2是本发明的定时模块的工作状态图3是本发明BC模式下的工作流程示意图； 图4是本发明在RT模式下的工作流程示意图； 图5是FPGA内部逻辑关系示意图。
具体实施例方式具体实施方式
一、结合图1说明本具体实施方式
，具有大容量存储功能的1553B 硬件定时通讯模块，它包括SDRAM 6，它还包括一号隔离变压器2、二号隔离变压器3、1553B 总线接口芯片4和FPGA 5，一号隔离变压器2的输入或输出端和二号隔离变压器3的输入 或输出端连入1553B总线；一号隔离变压器2的电压信号输入或输出端和1553B总线接口 芯片4的一号电压信号输出或输入端连接，二号隔离变压器3的电压信号输入或输出端和 1553B总线接口芯片4的二号电压信号输出或输入端连接；1553B总线接口芯片4的总线数 据信号输出或输入端与FPGA 5的总线数据信号输入或输出端连接；1553B总线接口芯片4 的总线地址信号输出或输入端与FPGA 5的总线地址信号输入或输出端连接；1553B总线接 口芯片4的控制信号输出或输入端与FPGA 5的控制信号输入或输出端连接；FPGA 5的PCI IP核的信号输出或输入端连入PCI总线；SDRAM 6的数据信号输入或输出端FPGA 5的数据 信号输出或输入端连接，SDRAM 6的地址信号输入或输出端FPGA 5的地址信号输出或输入 端连接；FPGA 5实现硬件定时通讯的过程中包括5个状态空闲状态IDLE、延迟状态 DELAY、数据读取状态READ、等待状态WAIT和判断状态JUDGE，所述5个状态之间的关系是FPGA 5默认状态为空闲状态IDLE，当FPGA 5中或1553B总线接口芯片4的计数 器发出定时脉冲时，在该脉冲的上升沿触发下，FPGA 5进入延迟状态DELAY状态；在延迟状态DELAY下，如果SDRAM 6内为空，则将首次取数标志置为有效(为“O”)，并返回到空闲状态IDLE；如果SDRAM 6内不为空且首次取数标志有效(为“0”)，此时则将首次取数标志置 为无效(为“ 1 ”)，并返回至空闲状态IDLE ；如果SDRAM 6内不为空且首次取数标志无效(为“ 1”)，则从SDRAM 6中读取本次 通讯的数据个数，并进入数据读取状态READ ；在数据读取状态READ下，FPGA 5读取SDRAM 6内的数据，并将读取的数据写入到 1553B总线接口芯片4中，并进入等待状态WAIT ；在等待状态WAIT下，当FPGA 5完成将数据写入到1553B总线接口芯片4后，等待 状态WAIT结束并进入到判断状态JUDGE ；在判断状态JUDGE下，FPGA 5判断待发送的这帧数据是否已经读取完，如果判断 结果为是，则返回至空闲状态IDLE，如果判断结果为否，则返回至数据读取状态READ继续 读取这帧数据。所述定时脉冲，是由FPGA 5中的计数器发出的，当计数器计满设定的时间后，发 出该定时脉冲。本实施方式能够实现总线控制器模式(BC模式)和远程终端模式(RT模式)两 种工作模式的选择，以及用户自定义定时和芯片内部定时两种定时模式的切换，以满足固 定的消息定时间隔要求。此外，板上带有大容量缓存芯片SDRAM，当需要大批量的数据传输 时， 上位机可以直接把数据一次性写入到缓存中，由底层硬件直接实现通讯，整个通讯过程 可以不需CPU的参与，从而可以减小CPU的占用率，提高整个系统的工作效率。因此，这些 灵活的功能很好的改善了 1553B通讯板卡的通用性，可以满足不同用户系统集成的需要。本实施方式中，FPGA作为主控制器，一方面实现PCIIP核的功能，完成本地设备与 PCI总线的通讯，另一方面主要负责1553B接口芯片与PCIIP核之间控制信号转换以及接收 数据缓存；1553B接口芯片实现1553B协议；TTL驱动电路实现上控制信号的驱动；差分驱 动电路实现同步时钟的驱动。该通讯模块的硬件定时有两种可供选择。一种是基于1553B协议芯片本身的定 时，其定时间隔从12us至65ms，该定时是通过对于1553B协议芯片相关寄存器的设置来实 现；当需要使用更长的定时间隔时，则可以使用用户自定义的定时。该定时模式的实现是基 于FPGA。上位机将需要发送的数据依次写入到缓存中，定时模块按固定的时间间隔从缓存 中取出每祯的需要发送的数据，传递给1553B协议芯片供其发送。缓存中数据存储格式如 图1所示。FPGA逻辑设计是整个通讯模块研制的关键部分，逻辑设计整体框图如图5所示。 整个逻辑包括仲裁模块、SDRAM控制模块，定时通讯模块、BTO1580控制模块以及PCIIP核等 5个模块组成。仲裁模块主要是用于完成PCI总线信号在SDRAM控制模块与BTO1580控制 模块之间的切换。当数据通讯量较小时，可以选择基于芯片本身的定时功能，因此上位机可 以通过PCI总线直接把数据写入BU61580协议芯片中；当数据通讯量较大时，则可以选择用 户自定义的定时功能，定时时间间隔可通过上位机来设置，同时上位机将数据写入到SDRAM 中，定时发送模块从SDRAM中取数，并按照固定的时间间隔发送。因此，整个FPGA逻辑设计 保证了 1553B通讯的灵活性，满足实际通讯的时序要求。本实施方式主要包含5个状态IDLE (空闲状态)、DELAY (延迟状态),READ (数据读取状态)、 WAIT (等待状态)、JUDGE (判断状态)。默认状态为IDLE状态，当计数器计满 定时时间，即产生一个定时脉冲，在IDLE状态下，即等待定时脉冲上升沿的到来。当定时脉 冲沿到来后，进入DELAY状态。DELAY状态是进行一个定时脉冲间隔的等待，用于避免此时 缓冲区内数据不足一帧。如果进入DELAY状态时，若缓冲区内不为空且firSt_flag(首次 取数标志)无效(为‘1’)，表示可以进行取数，在该状态下取出待发送的数据量个数，并进 Λ READ状态；如果有效(为‘O，)，则说明此时为第一次取数，将first_flag置为‘ 1，，回到 IDLE状态。如果发送缓冲区为空，则将first_flag置‘O，并回到IDLE状态。READ状态用 于读取缓冲区内的数据，每读取一个数据，待送的数据量个数就减1，此时，1553B协议芯片 的控制逻辑可以将定时模块从缓存中取出的数据写入到1553B协议芯片中。随后进入等待 状态。在等待状态下，是为确保在取出的数传入到1553B协议芯片中之后再进行下一次取 数。等待状态结束后则进入到JUDGE状态，再该状态下判断此帧数据是否已经取完。如果 取数完毕则回到IDLE状态等待下一帧数据读取，否则进入READ状态接着读取此帧数据。该通讯模块的软件设计基于灵活性考虑，用户可以通过软件设置来实现BC模式 和RT模式的选择，BC模式和RT模式的实现流程分别如图3和图4所示。BC模式主要是用于实现消息的管理和传输，是整个总线通讯的组织者和指挥者。 结合图3说明整个BC模式的配置流程首先复位BTO1580协议芯片，向启动/复位寄存器 写入值为0x0001，执行软件复位；然后将协议芯片配置成增强的功能模式，以能够使用其 增强的功能(如重试、消息间隔、扩展BC控制字等)，即向配置寄存器3中写入0x8000 ；然后 初始化中断屏蔽寄存器，设置是否需要产生中断，若不需要产生中断则向其中写入0X0000 ； 然后设置配置寄存器1-5，用于设置是否为帧自动重复模式、是内部触发还是外部触发，消 息间隔等，分别向这些寄存器中写入0x0060，Ox 0060,0x8400,0x8000,0x1860,0x4f00 ；然 后设置帧时间寄存器，帧时间间隔最大可设为65535US ；然后设置堆栈指针及初始堆栈指 针，均写入0x0000，表示消息传输从消息块0开始；然后初始化活动区域堆栈和消息块，用 于设置每次消息的控制字和命令字，并加载要发送的数据字；然后初始化消息计数器和初 始消息计数器，写入的数位OXfTfT-待发送的消息数；最后设置复位寄存器，开始进行BC传 输，写入值为0x000a。若有中断产生，则转到中断服务子程序执行。RT模式则用于被动接收BC的消息，并返回接收状态。结合图4说明整个RT模式的配置流程1、通过向启动/复位寄存器写入0x0001 执行一次软件复位；2、若要使用任何一种增强模式的功能(比如，子地址双重缓存)，则须 通过向配置寄存器#3写入0x8000激活RT的增强模式；3、初始化中断屏蔽寄存器。对于大 多数RT应用，一般都须要在消息传输结束后产生中断，向中断屏蔽器重写入0x0001 ；4、将 堆栈的起始位置加载到RAM中的活动区域堆栈指针位置，一般写入0x0000 ；5、初始化活动 区域查询表。每个发送、接收和(可选地)广播子地址在查询表中的地址应该被初始化为 各自在查询表中的指针位置。若RT将被用于增强的内存管理模式，还需要通过初始化活动 区域的子地址控制字来为每个子地址选择内存管理和中断选项。如果对于某个RT，有几个 未被使用的子地址，建议将这些子地址的查询表指针初始化为同样的数值，以节省内存空 间。6、初始化配置寄存器2-5，分别写入0x9863，0x8001，0x8000，0x4f02 ；7、初始化非法化 表，可均写入0x0000 ’8、WSY表和方式代码的初始化可以选择设置，一般可以不用设置；最 后，只需要将数据块进行初始化，即可把RT挂接在1553B总线上开始其工作。
整个软件的驱动程序采用VISA库来编写，严格遵循VPP规范，包括模块初始化函 数、模块复位函数、BC模式初始化函数、RT模式初始化函数等一系列函数，用户可以不必了 解对于底层芯片的操作，只需调用这些驱动函数来实现对于该通讯模块的灵活配置。本发明方式提高了 1553B通讯板卡的通用性和灵活性，可以实现用户自定义定时 和芯片内部定时的任意选择，并能实现RT和BC模式的切换，同时采用模块化硬件设计的 方法便于系统集成，节约了系统研制的成本；在需要进行大批量的数据传输时，通讯板卡上 外扩了一片SDRAM，上位机可以直接把数据一次性写入到该缓存中，由底层硬件直接实现通 讯，整个通讯过程可以不需CPU的参与，从而可以减小CPU的占用率，提高整个系统的工作 效率；该模块可以输出同步脉冲，脉冲周期可以根据需求进行设置，为系统其它模块提供同 步时基，以保证整个系统稳定有序的工作。
具体实施方式
二、本具体实施方式
与具体实施方式
一所述的具有大容量存储功能 的1553B硬件定时通讯模块的区别在于，它还包括TTL驱动电路7，TTL驱动电路7的TTL 驱动信号输入端与FPGA 5的TTL驱动信号输出端连接，可作为系统其他模块的启动信号或 控制信号。
具体实施方式
三、本具体实施方式
与具体实施方式
一所述的具有大容量存储功能 的1553B硬件定时通讯模块的区别在于，它还包括差分驱动电路8，差分驱动电路8的差分 驱动信号输入端与FPGA 5的差分驱动信号输出端连接，作为系统其他模块的同步脉冲，使 系统的各个模块能协调工作。
具体实施方式
四、本具体实施方式
与具体实施方式
一所述的具有大容量存储功能 的1553B硬件定时通讯模块的区别在于，SDRAM 6的型号为HY57V561620FTP-HI，在大容量 通讯时，通讯的数据存储在其中，供定时通讯模块进行发送。本实施方式中，在通讯数据量较大时，采用外扩存储芯片对数据进行缓存，选用此 型号的芯片，其容量为16MX 16bit，可存储32M字节数据，支持最高时钟可达133MHz，正常 工作温度范围_40°C 85°C。
具体实施方式
五、本具体实施方式
与具体实施方式
一所述的具有大容量存储功能 的1553B硬件定时通讯模块的区别在于，1553B总线接口芯片4的型号为BU61580，用于实 现1553B通讯协议，提高了整个设计的可靠性。
权利要求
1.具有大容量存储功能的155 硬件定时通讯模块，它包括SDRAM(6)，其特征是它还 包括一号隔离变压器O)、二号隔离变压器(3)、1553B总线接口芯片(4)和FPGA(5)，一号 隔离变压器O)的输入或输出端和二号隔离变压器(3)的输入或输出端连入155 总线； 一号隔离变压器O)的电压信号输入或输出端和155 总线接口芯片的一号电压信号 输出或输入端连接，二号隔离变压器(3)的电压信号输入或输出端和1553B总线接口芯片 (4)的二号电压信号输出或输入端连接；155 总线接口芯片(4)的总线数据信号输出或输 入端与FPGA(5)的总线数据信号输入或输出端连接；155 总线接口芯片(4)的总线地址 信号输出或输入端与FPGA(5)的总线地址信号输入或输出端连接；155 总线接口芯片(4) 的控制信号输出或输入端与FPGA(5)的控制信号输入或输出端连接；FPGA(5)的PCI IP核 (51)的信号输出或输入端连入PCI总线；SDRAM(6)的数据信号输入或输出端与FPGA(5)的 数据信号输出或输入端连接，SDRAM(6)的地址信号输入或输出端与FPGA (5)的地址信号输 出或输入端连接；FPGA (5)实现硬件定时通讯的过程中包括5个状态空闲状态IDLE、延迟状态DELAY、 数据读取状态READ、等待状态WAIT和判断状态JUDGE，所述5个状态之间的关系是FPGA(5)默认状态为空闲状态IDLE，当FPGA(5)中的计数器计到设定的时间间隔即产 生一个定时脉冲，在该脉冲的上升沿触发下，FPGA( 进入延迟状态DELAY状态；在延迟状态DELAY下，如果SDRAM (6)内为空，则将首次取数标志置0，并返回到空闲状 态 IDLE ；如果SDRAM(6)内不为空且首次取数标志有效，即为0时，将首次取数标志置为无效状 态，即为1，并返回至空闲状态IDLE;如果SDRAM(6)内不为空且首次取数标志无效，则从SDRAM(6)中读取本次通讯的数据 个数，并进入数据读取状态READ ；在数据读取状态READ下，FPGA(5)读取SDRAM(6)内的数据，并将读取的数据写入到 1553B总线接口芯片中，并进入等待状态WAIT;在等待状态WAIT下，当FPGA (5)完成将数据写入到155 总线接口芯片(4)后，等待 状态WAIT结束并进入到判断状态JUDGE ；在判断状态JUDGE下，FPGA (5)判断待发送的这帧数据是否已经读取完，如果判断结果 为是，则返回至空闲状态IDLE，如果判断结果为否，则返回至数据读取状态READ继续读取 这帧数据。
2.根据权利要求1所述的具有大容量存储功能的155 硬件定时通讯模块，其特征在 于它还包括TTL驱动电路(7)，TTL驱动电路(7)的TTL驱动信号输入端与FPGA (5)的TTL 驱动信号输出端连接。
3.根据权利要求1所述的具有大容量存储功能的155 硬件定时通讯模块，其特征在 于它还包括差分驱动电路(8)，差分驱动电路(8)的差分驱动信号输入端与FPGA ( 的差分 驱动信号输出端连接。
4.根据权利要求1所述的具有大容量存储功能的155 硬件定时通讯模块，其特征在 于 SDRAM(6)的型号为 HY57V561620FTP-HI。
5.根据权利要求1所述的具有大容量存储功能的155 硬件定时通讯模块，其特征在 于1553B总线接口芯片的型号为BU61580。
全文摘要
具有大容量存储功能的1553B硬件定时通讯模块，涉及一种1553B硬件定时通讯模块。它解决了现有的1553B通讯模块不具备按照一定时序定时通讯的功能，以及大数据量通讯时系统工作效率低的问题。它的1553B总线接口芯片的总线数据信号、总线地址信号和控制信号的输出或输入端分别与FPGA的总线数据信号、总线地址信号和控制信号的输入或输出端连接；FPGA的PCI IP核的信号输出或输入端连入PCI总线；SDRAM的数据信号和地址信号输入或输出端分别与FPGA的数据信号和地址信号输出或输入端连接。本发明的硬件定时通讯过程经空闲状态、延迟状态、数据读取状态、等待状态和判断状态实现。本发明适用于各类具有1553B通讯的测控系统中。
文档编号G06F13/40GK102141971SQ201110006609
公开日2011年8月3日 申请日期2011年1月13日 优先权日2011年1月13日
发明者乔立岩, 付宁, 彭喜元, 朱宇杰, 邓立宝, 马云彤 申请人:哈尔滨工业大学