专利名称：除法方法及除法装置的制作方法
技术领域：
本发明关于一种除法机制，更具体地说，涉及一种可操作在高速/高频环境中且能够有效降低噪声抖动的除法装置及除法方法。
背景技术：
一般而言，传统的除法器所使用的电路架构为互补式金氧半导体标准组件(CMOSStandard Cell)的电路架构，然而，目前为了提升电路本身对噪声抖动的忍受能力，有些除法器会使用电流型逻辑(Current Mode Logic, CML)的电路架构来取代原先互补式金氧半导体标准组件的电路架构。这样的实施方式会相对地提高芯片的面积，也增加额外的耗电量，但在某些情况下 (例如高速/高频操作环境中)，目前所使用的电流型逻辑的电路架构却仍无法有效增加抗噪声的能力。
发明内容
本发明要解决的技术问题在于，针对现有技术所使用的电流型逻辑的电路架构仍无法有效增加抗噪声能力的缺陷，提供一种可操作在高速/高频环境中且能够有效降低讯号中的噪声抖动的除法装置及相关除法方法，以解决上述的问题。本发明解决其技术问题所采用的技术方案之一是构造了一种除法装置。除法装置包含有第一除频电路与第一去噪声电路。第一除频电路用以接收一第一频率讯号，并产生对应于第一频率讯号的第一除频后讯号。第一去噪声电路耦接至第一除频电路，并用以接收一第二频率讯号与第一除频后讯号，并参考第二频率讯号与第一除频后讯号，降低第一除频后讯号的噪声，以产生第一去噪声除频后讯号。上述本发明所述的除法装置，其中该第二频率讯号为该第一除频电路所接收的该
第一频率讯号。上述本发明所述的除法装置，其另包含有—第二除频电路，用以接收该第一除频后讯号，并产生一第二除频后讯号；以及一第二去噪声电路，耦接至该第二除频电路，用以接收该第一去噪声除频后讯号与该第二除频后讯号，并参考该第一去噪声除频后讯号与该第二除频后讯号，降低该第二除频后讯号的噪声，以产生一第二去噪声除频后讯号。上述本发明所述的除法装置，其中该第一去噪声电路参考该第一除频后讯号的一讯号转态时点，对该第二频率讯号进行取样，以产生该第一去噪声除频后讯号。上述本发明所述的除法装置，其中该第一去噪声电路根据该第一除频后讯号，对该第二频率讯号进行数据闩锁操作，以产生该第一去噪声除频后讯号。上述本发明所述的除法装置，其中该第一去噪声电路包含有一闩锁单元，该闩锁单元具有一数据输入端、一数据输出端与一致能输入端，该第一除频后讯号耦接至该致能输入端，该第二频率讯号耦接至该数据输入端，以及该第一去噪声除频后讯号产生于该数据输出端。
上述本发明所述的除法装置，其中该闩锁单元为一穿透闩。本发明解决其技术问题所采用的技术方案之二是还构造了一种除法方法。除法方法包含接收第一频率讯号，并产生对应于第一频率讯号的第一除频后讯号；以及使用第一去噪声电路接收第二频率讯号与第一除频后讯号，并参考第二频率讯号与第一除频后讯号，降低第一除频后讯号的噪声，以产生第一去噪声除频后讯号。上述本发明所述的除法方法，其中该第二频率讯号相同于该第一频率讯号。上述本发明所述的除法方法，另包含有接收该第一除频后讯号，并对该第一除频后讯号进行除频以产生一第二除频后讯号；以及 使用一第二去噪声电路接收该第一去噪声除频后讯号与该第二除频后讯号，并参考该第一去噪声除频后讯号与该第二除频后讯号，降低该第二除频后讯号的噪声，以产生一第二去噪声除频后讯号。上述本发明所述的除法方法，其中参考该第一去噪声除频后讯号与该第二除频后讯号产生该第二去噪声除频后讯号的步骤包含有参考该第一除频后讯号的一讯号转态时点，对该第二频率讯号进行取样，以产生该第一去噪声除频后讯号。上述本发明所述的除法方法，其中参考该第一除频后讯号的该讯号转态时点以产生该第一去噪声除频后讯号的步骤包含有根据该第一除频后讯号，对该第二频率讯号进行数据闩锁操作，以产生该第一去噪声除频后讯号。实施本发明的技术方案，具有以下有益效果依据本发明所实现的电流型逻辑的电路架构可操作在高速/高频环境中且能够有效降低讯号中的噪声抖动。
下面将结合附图及实施例对本发明作进一步说明，附图中图I为本发明第一实施例的除法装置的方块示意图；图2A为图I所示的除法装置的电路示意图；图2B为图I所示的除频电路在实作上的电路架构示意图；图2C为图I所示的去噪声电路在实作上的电路架构示意图；图3为图I所示的频率讯号CK、讯号SI、除频后讯号S2以及去噪声除频后讯号DIV2的讯号波形示意图；图4为本发明第二实施例的除法装置的方块示意图；图5为图4所示的除法装置的电路示意图；图6为图4所示的频率讯号CK、讯号S1-S4以及去噪声除频后讯号DIV2、DIV4的讯号波形示意图；图7为本发明第三实施例的除法装置的电路示意图；图8为图7所示的去噪声电路在实作上的电路架构示意图；图9为图7所示的频率讯号CK、讯号SI、除频后讯号S2以及去噪声除频后讯号DIV2的讯号波形示意图10为本发明第四实施例的除法装置的电路示意图；图11为图10所示的频率讯号CK、讯号S1-S4以及去噪声除频后讯号DIV2、DIV4的讯号波形示意图。主要组件符号说明
100、400、700、1000除法装置
~105、115、705、1005、1015除频电路
~110、120、710、1010、1020去噪声电路
具体实施例方式请参照图1，图I是本发明第一实施例的除法装置100的方块示意图。除法装置100包含有除频电路105及去噪声电路110，除频电路105用以接收第一频率讯号，并产生对应于第一频率讯号的除频后讯号S2。去噪声电路110耦接至除频电路105并用以接收第二频率讯号与除频后讯号S2，并参考第二频率讯号与除频后讯号S2，降低除频后讯号S2的噪声，以产生去噪声除频后讯号DIV2。在本实施例中，第一频率讯号与第二频率讯号的讯号源皆为相同的频率讯号源CK，换言之，第二频率讯号为除频电路105所接收的第一频率讯号，而其讯号源如图I所示皆来自于同一讯号源CK。此外，除法装置100可操作在高速(或高频)环境中，并忍受较多的噪声抖动，也就是具备良好的抗噪声能力。实作上，除频电路105利用电流型逻辑电路的电路架构来实现，电流型逻辑电路的架构可降低讯号中的噪声抖动，然而，在某些情况下(例如高速或高频操作环境中)，除频前/后的讯号仍会具有过多的噪声抖动。因此，本实施例设计去噪声电路110对除频后讯号S2进行去噪声操作，有效降低除频后讯号S2的噪声抖动，产生去噪声除频后讯号DIV2，其中虽然去噪声电路110名称中具有「去噪声」的字词，然而此表示去噪声电路110本身可有效降低讯号中的噪声抖动，甚至实质上可消除讯号中的噪声抖动，「去噪声」并非仅限定在必然消除讯号中的噪声抖动；同样地，去噪声除频后讯号DIV2中的噪声抖动有效地低于除频后讯号S2的噪声抖动，甚至实质上其相对应讯号源中的噪声抖动已被消除。此外，虽然本实施例的目的之一在于有效降低电流型逻辑电路操作在高速或高频环境中时所产生的噪声抖动，然而，需注意的是，除法装置100中的除频电路105在实际设计时并非必然使用电流型逻辑电路的架构来加以实现，电流型逻辑电路的架构仅为本实施例的实作上的较佳电路架构选择，而并非本发明的限制。此外，去噪声除频后讯号DIV2的频率实质上相同于除频后讯号S2的频率，然而其工作周期(Duty Cycle)可以不同，但也可以相同，此取决于电路的设计选择，因此，也应落入本发明的范畴。此外，在本实施例中，除频电路105所产生的除频后讯号S2的频率为频率讯号CK的频率的二分之一，然而，此仅是本实施例中为了方便解释除频运作与去噪声运作的设计选择，而非本发明的限制；在其他实施例中，除频电路105所产生的除频后讯号S2的频率也可设计为频率讯号CK的频率的N分之一，N为大于零的任意数。请参照图2A,图2A是图I所示的除法装置100的电路示意图。如图2A所示，除频电路105包含有闩锁单元LI与L2以及电性连接至闩锁单元LI的反相器INVl，而去噪声电路110包含有一闩锁单元L3，其中闩锁单元L1、L2与L3为延迟型的闩锁器(delay latch),或称为穿透R (transparentlatch),円锁单元LI、L2与L3分别具有频率输入端CK1-CK3、数据输入端D1-D3、数据输出端Q1-Q3及反相数据输出端QB1-QB3 ;讯号的传输与电路连接关系则如下所述。闩锁单元LI的数据输入端Dl耦接至闩锁单元L2的反相数据输出端QB2，而闩锁单元LI的数据输出端Ql耦接至闩锁单元L2的数据输入端D2，频率讯号CK被输入至反相器INVl的输入端，频率讯号CK经过反相之后再被输出至闩锁单元LI的频率输入端CKl，闩锁单元LI与L2组成一 D型正反器(Dtype Flip-Flop)。同时，频率讯号CK也被输入至闩锁单元L2的频率输入端CK2，而除频后讯号S2则产生于闩锁单元L2的数据输出端Q2 ;频率讯号CK可视为除频电路105的输入讯号，而除频后讯号S2则是除频电路105的输出讯号。请参照图2B，图2B是图I所示的除频电路105实作上的电路架构示意图。如图2B所示，除频电路105使用电流型逻辑电路架构，如前所述，使用此等电流型逻辑电路架构来 实现除频电路105的目的是为了提高其忍受噪声抖动的能力，然而，在高速或高频操作环境中，会因为电流型逻辑电路的晶体管并非操作在饱和区，使得即便使用电流型逻辑电路架构来实现，对抗共模噪声(Common Mode Noise)与电源噪声(Power Noise)的能力不佳。举例来说，频率讯号CK的频率较高，当频率讯号CK由逻辑准位“O”转换至逻辑准位“I”或是由逻辑准位“I”转换至逻辑准位“O”(也就是频率讯号CK进行转态)时，输出数据也会开始进行转态，此时是整体电路对噪声最敏感的时候，但因为电路电性并非完全对称，例如晶体管ml与m2的其中之一晶体管已经先行关闭，而另一晶体管则仍导通，且晶体管m3也仍导通，在此情况下，晶体管ml、m2与m3作为传输闸电路(transmission gate),而并非操作在饱和区，因此，并未提高忍受噪声抖动的能力。请参照图2C，图2C是图I所示的去噪声电路110实作上的电路架构示意图。如图2C所示，去噪声电路110也使用电流型逻辑电路架构，然而，去噪声电路110的电流型逻辑电路的晶体管m4-m6可操作在饱和区，因此，在高速或高频操作环境中，仍具备良好的抗噪声能力。这是因为，具有较低频的除频后讯号S2连接于晶体管m6的闸极(也就是闩锁单元L3的频率输入端CK3)，而频率讯号CK连接于晶体管的闸极(也就是闩锁单元L3的数据输入端D3)，因此，在讯号转态操作时，晶体管m4-m6并非作为传输闸电路，而可操作在饱和区，如此一来，具有较高的抗噪声能力。请参照图3，图3是图I所示的频率讯号CK、讯号SI、除频后讯号S2以及去噪声除频后讯号DIV2的讯号波形示意图。如图3所示，除频后讯号S2的频率为频率讯号CK的频率的二分之一，因为前述晶体管ml-m3并未操作在饱和区，所以除频后讯号S2具有较多的噪声，因此，本实施例使用去噪声电路110来降低除频后讯号S2中过多的噪声，其所产生的去噪声除频后讯号DIV2即具有较少的噪声。请搭配参阅图2A与图3，由于闩锁单元L3的频率输入端CK3接收除频后讯号S2，而闩锁单元L3的数据输入端D3接收频率讯号CK，因此，当图3所示的除频后讯号S2由逻辑准位“O”转换至逻辑准位“I”时，频率讯号CK的准位值会通过闩锁单元L3而产生在其数据输出端Q3，而当图3所示的除频后讯号S2由逻辑准位“ I ”转换至逻辑准位“O”时，则频率讯号CK的准位值不会通过闩锁单元L3，闩锁单元L3在其数据输出端Q3维持之前所产生的数据值，因此，可产生例如图3所示的去噪声除频后讯号DIV2的波形，在 时间tl时为高准位，而在时间t2时为低准位，虽然本实施例所产生的去噪声除频后讯号DIV2的波形并未具有50%的工作周期，然而此可通过额外的电路设计选择(例如使用一低速除频器)来达成，并非是本发明的限制。值得注意的是，虽然除频后讯号S2的噪声抖动较大，然而，当频率讯号CK进行讯号转态时，除频后讯号S2的讯号准位值已经稳定且不会有巨幅的变化，所以并不会将除频后讯号S2的噪声抖动传递至闩锁单元L3的数据输出端Q3，故图2C所示的电路架构可大大提升电路的抗噪声能力。此外，虽然本实施例利用闩锁单元L 3来实现去噪声电路110，然而此仅是本实施例的设计选择，并非是本发明的限制。在其他实施例申，也可使用其他电路来实现。举例来说，可使用一取样电路来实现去噪声电路110，换言之，去噪声电路110具有讯号取样的功能，而去噪声电路Iio参考除频后讯号S2的讯号转态时点(例如从逻辑准位“O”转换至逻辑准位“I”的时间点)，对频率讯号CK进行取样，产生去噪声除频后讯号DIV2。也就是说，任何具有讯号取样功能的电路组件皆可用以实作本实施例中的去噪声电路110，而皆属于本发明的范畴。另外，即便本实施例使用闩锁单元L3来实现去噪声电路110，然而在其他实施例中也可利用其他类型的闩锁单元来实现去噪声电路110的功能与操作(数据闩锁操作)，故闩锁单元L3不应为本发明的限制。再者，本实施例中的除频电路105虽以D型正反器来实现，然而，由于在除频电路105的输出端后耦接有去噪声电路110，且经由去噪声电路110的操作可降低讯号中的噪声抖动，因此，实作上对除频电路105的设计要求只要除频电路105可正确地进行讯号除频即可，不要求除频电路105需具有抗噪声的能力，所以实作上可采用省电且较小面积的电路组件来设计除频电路105。请参照图4，图4是本发明第二实施例的除法装置400的方块示意图。除法装置400包含有除频电路105、去噪声电路110、除频电路115以及去噪声电路120，其中除频电路115及去噪声电路120的电路设计、功能与操作皆分别相同于除频电路105与去噪声电路110，为了省略篇幅，在此不另赘述；电路示意图则如图5所示。差别在于，反相器INV2接收除频电路105的闩锁单元L2在其数据输出端Q2所产生的除频后讯号S2，而除频后讯号S2经过反相之后再输入至第二除频电路115的闩锁单元L4的频率输入端CK4，此外，除频后讯号S2也被输入至除频电路115的闩锁单元L5的频率输入端CK5，而除频电路115的输出讯号为闩锁单元L5的数据输出端Q5所产生的除频后讯号S4，讯号S4会被输出至去噪声电路120的闩锁单元L6的频率输入端CK6，而闩锁单元L6则利用其数据输入端D6来接收去噪声电路110所产生的去噪声除频后讯号DIV2。因此，对于除频电路115与去噪声电路120而言，除频电路115接收并参考前一除频电路105所产生的除频后讯号S2来进行除频操作，而去噪声电路120参考除频电路115所产生的除频后讯号S4以及前一去噪声电路110所产生的去噪声除频讯号DIV2来产生去噪声除频讯号DIV4。由于除频后讯号S4的频率为除频后讯号S2的二分之一(也就是其频率为频率讯号CK的四分之一)，换言之，去噪声电路120参考除频后讯号S4的的讯号转换时点来降低对频率讯号(此时频率讯号指去噪声电路110所产生的去噪声除频讯号DIV2)进行取样，所产生的去噪声除频后讯号DIV4，其频率仅为频率讯号CK的频率的四分之一。上述图5所示的讯号S3、S4与DIV4的波形可参照图6。然而，上述实施方式仅是本实施例中为了方便解释除频运作与去噪声运作的设计选择，而非本发明的限制；在其他实施例中，除频电路115所产生的除频后讯号S4的频率也可设计为频率讯号CK的频率的M分之一，M为大于等于五的正整数。如上所述，除频电路115所接收的频率讯号S2并不等于去噪声电路120所接收的频率讯号DIV2，也就是其讯号源并非是相同的讯号源。此外，实作上，经由适当地调整除频后讯号SI、S2的相位，也可进一步地降低噪声。在其他实施例中，也可选取闩锁单元LI所产生的除频后讯号SI作为一除频电路的输出讯号。请参照图7，图7为本发明第三实施例的除法装置700的电路示意图。如图7所示，除法装置700包含有除频电路705与去噪声电路710，其中除频电路705与去噪声电路710内的组件(例如多个闩锁单元)的运作与功能相同于图2A所示的除频电路105与去噪声电路110内的组件的运作与功能，在此不另赘述。不同的是，除频电路705的闩锁单元LI的数据输出端Ql耦接至去噪声电路710的闩锁单元L3的频率输入端CK3，数据输出端Ql所产生的除频后讯号SI直接馈入至闩锁单元L3的频率输入端CK3。请搭配参照图8-9,图8为图7所示的去噪声电路710在实作上的电路架构示意图，图9为图7所不的频率讯号CK、除频后讯号SI、除频后讯号S2以及去卩栄声除频后讯号DIV2的讯号波形示意图。在实际运作中，闩锁单元L1、L2所产生的除频后讯号S1、S2可能 会有某程度的相位延迟。如图9所示，除频后讯号SI的相位与图3所示的除频后讯号SI相比，具有一相位延迟，而除频后讯号S2也具有另一相位延迟。当除频后讯号SI位于高逻辑准位而使图8所示的晶体管m6导通的瞬间，频率讯号CK并未同时发生转态，而当频率讯号CK发生转态时，除频后讯号SI已稳定地位于高逻辑准位，因此，去噪声电路710的电流型逻辑电路的晶体管m4-m6可操作在饱和区，在高速或高频操作环境中，仍具备良好的抗噪声能力。这是因为在讯号转态操作时，晶体管m4-m6并非作为传输闸电路，而可操作在饱和区，如此一来，具有较高的抗噪声能力。请注意到,考虑实际电路中相位延迟不同的问题下,为确保晶体管m4-m6在频率讯号CK发生转态时运作在饱和区，熟悉此项技艺者在本发明的教导之下，当可任意选取除频后讯号SI或S2中相位较适当的任一个讯号馈入至闩锁单元L3的频率输入端CK3。此夕卜，也可对除频后讯号SI或S2中任一讯号进行一定的延迟后(此非本发明的限制)，再馈入至闩锁单元L3的频率输入端CK3。以进一步确保晶体管m4-m6在频率讯号CK发生转态时运作在饱和区。另外，请搭配参照图10-11，图10为本发明第四实施例的除法装置的电路示意图，图11为图10所示的频率讯号CK、讯号S1-S4以及去噪声除频后讯号DIV2、DIV4的讯号波形示意图。除法装置1000包含有除频电路1005、1015与去噪声电路1010、1020，其中除频电路1005、1015与去噪声电路1010、1020内的组件(例如多个闩锁单元)的运作与功能相同于图5所示的除频电路105、115与去噪声电路110、120内的组件的运作与功能，在此不另赘述。不同的是，除频电路1005的闩锁单元LI的数据输出端Ql耦接至去噪声电路1010的闩锁单元L3的频率输入端CK3，数据输出端Ql所产生的除频后讯号SI直接馈入至闩锁单元L3的频率输入端CK3，而除频电路1015的闩锁单元L4的数据输出端Q4耦接至去噪声电路1020的闩锁单元L6的频率输入端CK6，数据输出端Q4所产生的除频后讯号S3直接馈入至闩锁单元L6的频率输入端CK6。类似于图9，在实际运作中，闩锁单元L1、L2、L3、L4所产生的除频后讯号SI、S2、S3、S4可能会有某程度的相位延迟。如图11所示，除频后讯号S1-S4的相位在与图5所示的除频后讯号S1-S4相比，分别具有一相位延迟，当除频后讯号S1、S3转态至位于高逻辑准位的瞬间，频率讯号CK并未同时发生转态，而当频率讯号CK发生转态时，除频后讯号SI已稳定地位于高逻辑准位，因此，去噪声电路1010、1020的电流型逻辑电路的晶体管可操作在饱和区，在高速或高频操作环境中，仍具备良好的抗噪声能力。这是因为在讯号转态操作时，该些晶体管并非作为传输闸电路，而可操作在饱和区，如此一来，具有较高的抗噪声能力。 以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种除法装置，其特征在于，包含有 一第一除频电路，用以接收一第一频率讯号，并产生对应该第一频率讯号的一第一除频后讯号；以及 一第一去噪声电路，耦接至该第一除频电路，用以接收一第二频率讯号与该第一除频后讯号，并参考该第二频率讯号与该第一除频后讯号，降低该第一除频后讯号的噪声，以产生一第一去噪声除频后讯号。
2.根据权利要求I所述的除法装置，其特征在于，其中该第二频率讯号为该第一除频电路所接收的该第一频率讯号。
3.根据权利要求I所述的除法装置，其特征在于，其另包含有 一第二除频电路，用以接收该第一除频后讯号，并产生一第二除频后讯号；以及 一第二去噪声电路，耦接至该第二除频电路，用以接收该第一去噪声除频后讯号与该第二除频后讯号，并参考该第一去噪声除频后讯号与该第二除频后讯号，降低该第二除频后讯号的噪声，以产生一第二去噪声除频后讯号。
4.根据权利要求I所述的除法装置，其特征在于，其中该第一去噪声电路参考该第一除频后讯号的一讯号转态时点，对该第二频率讯号进行取样，以产生该第一去噪声除频后讯号。
5.根据权利要求4所述的除法装置，其特征在于，其中该第一去噪声电路根据该第一除频后讯号，对该第二频率讯号进行数据闩锁操作，以产生该第一去噪声除频后讯号。
6.根据权利要求5所述的除法装置，其特征在于，其中该第一去噪声电路包含有一闩锁单元，该R锁单元具有一数据输入端、一数据输出端与一致能输入端，该第一除频后讯号耦接至该致能输入端，该第二频率讯号耦接至该数据输入端，以及该第一去噪声除频后讯号产生于该数据输出端。
7.根据权利要求5所述的除法装置，其特征在于，其中该闩锁单元为一穿透闩。
8.—种除法方法，其特征在于，包含有 接收一第一频率讯号，并产生对应该第一频率讯号的一第一除频后讯号；以及 使用一第一去噪声电路接收一第二频率讯号与该第一除频后讯号，并参考该第二频率讯号与该第一除频后讯号，降低该第一除频后讯号的噪声，以产生一第一去噪声除频后讯号。
9.根据权利要求8所述的除法方法，其特征在于，其中该第二频率讯号相同于该第一频率讯号。
10.根据权利要求8所述的除法方法，其特征在于，另包含有 接收该第一除频后讯号，并对该第一除频后讯号进行除频以产生一第二除频后讯号；以及 使用一第二去噪声电路接收该第一去噪声除频后讯号与该第二除频后讯号，并参考该第一去噪声除频后讯号与该第二除频后讯号，降低该第二除频后讯号的噪声，以产生一第二去噪声除频后讯号。
11.根据权利要求8所述的除法方法，其特征在于，其中参考该第一去噪声除频后讯号与该第二除频后讯号产生该第二去噪声除频后讯号的步骤包含有 参考该第一除频后讯号的一讯号转态时点，对该第二频率讯号进行取样，以产生该第一去噪声除频后讯号。
12.根据权利要求11所述的除法方法，其特征在于，其中参考该第一除频后讯号的该讯号转态时点以产生该第一去噪声除频后讯号的步骤包含有 根据该第一除频后讯号，对该第二频率讯号进行数据闩锁操作，以产生该第一去噪声除频后讯号。
13.根据权利要求12所述的除法方法，其特征在于，其中根据该第一除频后讯号对该第二频率讯号进行数据闩锁操作以产生该第一去噪声除频后讯号的步骤包含有 提供一R锁单元，该R锁单元具有一数据输入端、一数据输出端与一致能输入端； 将该第一除频后讯号耦接至该致能输入端； 将该第二频率讯号耦接至该数据输入端；以及 在该数据输出端产生该第一去噪声除频后讯号。
全文摘要
本发明提供一种除法装置。除法装置包含有除频电路与去噪声电路，除频电路用以接收第一频率讯号并产生对应于第一频率讯号的除频后讯号，而去噪声电路耦接至除频电路，并用以接收第二频率讯号与除频后讯号，并参考第二频率讯号与除频后讯号，降低除频后讯号的噪声，以产生去噪声除频后讯号。第一、第二频率讯号可为相同的频率讯号或不同的频率讯号。依据本发明所实现的电流型逻辑的电路架构可操作在高速/高频环境中且能够有效降低讯号中的噪声抖动。
文档编号G06F7/535GK102637121SQ20111003632
公开日2012年8月15日 申请日期2011年2月11日 优先权日2011年2月11日
发明者洪硕钧 申请人:慧荣科技股份有限公司