专利名称：基于Cholesky分解解决最小二乘问题的FPGA实现装置的制作方法
技术领域：
本发明涉及基于Cholesky分解解决最小二乘问题的FPGA实现装置。
背景技术：
求解线性方程组的解的问题可以看作最小二乘问题的求解，目前，主要在冯 诺依 曼结构的PC机上实现，PC机的计算效率不能满足实时和嵌入式应用的需求；采用ASIC (专 用集成电路)的方法可以提高运算效率，但是适用性差，且成本较高。
发明内容
本发明的目的是为了解决现有PC机的计算效率不能满足实时和嵌入式应用的问 题，提供一种基于Cholesky分解解决最小二乘问题的FPGA实现装置。基于Cholesky分解解决最小二乘问题的FPGA实现装置，它包括待求矩阵输入接 口模块6、分解模块1和求解模块2，待求矩阵输入接口模块6的输出端连接在分解模块1 的输入端，分解模块1的输出端连接在求解模块2的输入端。利用FPGA实现256维矩阵的改进Cholesky分解的运算时间与PC机平台实现同 一矩阵的改进Cholesky分解的对比实验情况如下表所示
权利要求
1.基于Cholesky分解解决最小二乘问题的FPGA实现装置，其特征是它包括待求矩阵 输入接口模块(6)、分解模块(1)和求解模块O)，待求矩阵输入接口模块(6)的输出端连 接在分解模块(1)的输入端，分解模块(1)的输出端连接在求解模块O)的输入端。
2.根据权利要求1所述基于Cholesky分解解决最小二乘问题的FPGA实现装置，其特 征在于分解模块(1)包括PE_D模块(3)、多个PE_L运算模块G)、多个分解结果产生模块 Lij (15)、控制模块(7)和开关模块(8)，待求矩阵输入接口模块(6)的输出端连接在PE_D 模块⑶的一个输入端，PE_D模块(3)的输出端分别连接在多个PE_L运算模块(4)的输 入端，多个PE_L运算模块(4)的数据传送端分别与对应的分解结果产生模块Lu (15)的数 据传送端连通，控制模块(7)的输出端连接在开关模块(8)的控制信号输入端，开关模块 (8)的数据输入端一次与一个分解结果产生模块Lij (15)的输出端连通，实现每开关一次把 一个分解结果产生模块Lu (15)的数据传送端连通，开关模块(8)的输出端连接在PE_D模 块(3)的另一个输入端。
3.根据权利要求1或2所述基于Cholesky分解解决最小二乘问题的FPGA实现装置， 其特征在于求解模块( 包括控制单元(16)、多个PE单元(5)、减法器(9)、RAM_z(10)、选 通开关(ll)、RAM_b(12)、乘法器(13)和分解结果产生模块1/dr (14)，多个PE单元(5)的 一个输入端分别对应连接在分解结果产生模块Lu (15)的结果输出端，控制单元(16)的输 出端连接在选通开关(11)的控制输入端，选通开关(11)每次连通一个PE单元(5)的数 据传送端，选通开关(U)的输出端连接在减法器(9)的一个数据输入端，减法器(9)的数 据输出端分别连接在RAM_z(10)和乘法器(1 的一个数据输入端，分解结果产生模块1/ dr(14)的输出端连接在乘法器(1 的另一个数据输入端，分解结果产生模块1/dr(14)的 输入端连接在PE_D模块(3)的Ι/dr输出端，乘法器(1 的数据输出端连接在RAM_b (12) 的输入端，RAM_b(12)的输出端连接在减法器(9)的另一个数据输入端，RAM_z(10)的输出 端分别连接在每个PE单元(5)的另一个输入端。
全文摘要
基于Cholesky分解解决最小二乘问题的FPGA实现装置，涉及基于Cholesky分解解决最小二乘问题的FPGA实现装置，适用于最小二乘问题的求解，解决了PC机的计算效率不能满足实时和嵌入式应用的问题，它包括待求矩阵输入接口模块、分解模块和求解模块，待求矩阵输入接口模块的输出端连接在分解模块的输入端，分解模块的输出端连接在求解模块的输入端，用于满足实时、低功耗和嵌入式应用。
文档编号G06F17/11GK102129420SQ201110053248
公开日2011年7月20日 申请日期2011年3月7日 优先权日2011年3月7日
发明者乔立岩, 仲雪洁, 刘大同, 刘琦, 彭宇, 王少军, 王建民 申请人:哈尔滨工业大学