专利名称：基于fpga的可扩展多核处理器验证平台的制作方法
技术领域：
本发明涉及了一种基于FPGA的可扩展多核处理器验证平台，是一种用于验证规模较大的多核处理器架构的硬件平台。
背景技术：
FPGACField 一 Programmable Gate Array),即现场可编程门阵列，它是在 PAL(可编程化阵列逻辑)、GAL (通用阵列逻辑)、CPLD (复杂可编程逻辑器件)等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的， 既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA的出现是超大规模集成电路(VISI)技术和计算机辅助设计(CAD)技术发展的结果。FPGA器件集成度高、体积小，具有通过用户编程实现专门应用的功能。它允许电路设计者利用基于计算机的开发平台，经过设计输入、仿真、测试和校验，直到达到预期的效果。更吸引人的是采用FPGA器件可以将原来的电路板级产品集成为芯片级产品，从而降低了功耗，提高了可靠性，同时还可以很方便的对设计进行在线修改。FPGA器件成为研制开发的理想器件，特别适于产品的样机开发和小批量生产，因此人们也把FPGA称为可编程的 ASIC。另外，对于那些用于设计研究、小规模使用、需要快速投放市场或者支持远程升级的小型项目的芯片设计，FPGA比ASIC更有优势。FPGA无需布局、掩模和其他制造步骤，利用FPGA可以大大缩短系统的研制周期，减少资金投入。高性能曾经是ASIC超出FPGA的优势，当时FPGA在性能和功能上都较逊色。随着芯片的制造工艺从ISOnm发展到130nm甚至90nm，上述情况发生了很大变化，现在FPGA的性能已经能够满足大多数应用的需要，而密度水平则达到逻辑设计的80%。可以断定FPGA 在结构、密度、功能、速度和灵活性方面将得到进一步的发展。随着工艺和结构的改进，FPGA 的集成度将进一步提高，性能将进一步完善，成本将逐渐下降，在现代电子系统设计中将起到越来越重要的作用。虽然FPGA功能十分强大，但单块板子的资源却是有限的，如果进行大规模的设计，其逻辑单元(LE)和片上RAM (只读存储器)的数量就略显不够了，而购买资源更丰富的 FPGA芯片往往需要十倍或者数十倍的花费。
发明内容
本发明的目的在于针对已有技术存在的缺陷，提供一种基于FPGA的可扩展多核处理器验证平台，能在FPGA上建立规模较大的多核处理器验证平台，本发明提供了一种 FPGA开发板阵列，能够集成几十个，甚至上百个NIOS (尼尔斯)处理器软核及所需的存储单兀。为达到上述目的，本发明的构思是
可扩展多核处理器验证平台由多块CycloneIII (飓风III)开发板组成，通过高速差分总线(LVDS)扩展为多块核心板的阵列。开发板由核心板和底板两个部分组成，核心板主要是由FPGA加上存储系统及必要的外围电路组成完整的单个处理器组，处理器核及存储单元均在FPGA中实现；底板上有若干用于测试的输入输出资源及接口。核心板设计成笔记本 DDR2 (双通道)内存条的形式，通过S0DIMM200 (小型双列直插式内存模块)插槽接插到底板上，组成完整的可扩展开发板。上述的核心板采用8层板设计，通过仿真、计算保证系统的电源完整性及信号完整性。使用T Altera (阿尔特拉)公司的CycloneIII中高档FPGA-EP3C55F484，逻辑资源高达55856 LES，内嵌M9K块存储器260个，总的RAM存储量2396160 bits，内嵌18x18 的乘法器156个，4个PLL，20个全局时钟网络，327个输入输出(IO) 口，135对差分信号， 使得它在性能、逻辑资源、端口资源上都非常优秀。值得一提的是，在LVDS差分接口方面，CycloneIII的行I/O Bank的差分信号支持直接差分传输，终端匹配电阻的配置要比 CycloneII方便很多，由此使得印刷电路板(PCB)简洁，容易控制走线，在需要大量LVDS互联的多核处理器系统中使用此FPGA非常适合。核心板中FPGA芯片通过AS (主动串行)模式从EPCS16中获得配置数据。存储系统由16Mx32的mobile SDRAM和4Mx8 Nor Flash组成，32位宽的SDRAM (同步动态随机存取记忆体)可使得处理器达到更高的性能，Flash (快闪存储器)用于固化系统代码。50M和 66M的两种有源晶振提供灵活的时钟选择，复位系统在上电后会自动硬件复位，若把多个这样的硬件平台连接在一起，可实现多个FPGA同时复位。M对差分信号，可通过差分连接实现多块核心板的级联。通过IWire总线的安全散列算法加密(SHA-I)，增强知识产权安全性。电源管理通过TPS75003产生内核1. 2V、I0电压3. 3、LVDS电源2. 5V，通过TPS71501 产生辅助电压2. 5V。底板为核心板扩展一些外设，用于多核系统的测试。输入信号有4路轻触开关、8 路拨码开关。输出显示有8路LED，1个七段码数码管。LVDS输入接口和LVDS输出接口可使得多个测试平台能通过这两个接口级联，组成大规模的多核系统。JTAG (烧写调试接口) 用于调试FPGA，AS接口用于烧写配置芯片。预留USB (通用串行总线)串口模块的接口，加上串口模块后即可实现和计算机或其他电路通信。根据上述发明构思，本发明采用下述技术方案
1.种基于FPGA的可扩展多核处理器验证平台，包括16块FPGA开发板，其特征在于由单块FPGA开发板通过LVDS接口级联而成的开发板阵列，相互进行数据通信，级联成验证平台。2.所述开发板由一块核心板和一块底板构成；所述底板上包含有4个LVDS接口模块、1个AS接口与1个JTAG接口、一对S0DIMM200接口和2片片外SDRAM存储单元；一对S0DIMM200接口使底板和核心板能够拆分，并且核心板占用垂直空间，减小了 PCB面积， 提高了核心板使用的可重复性。3.所述开发板通过对AS接口与JTAG接口的选择来实现程序的直接烧写或将程序烧入Flash中进行上电后烧写。4.所述LVDS接口通过连接芯片FPC与3CF55 FPGA芯片的5区和6区相连，实现数据的交换。5.所述2片16位的片外SDRAM通过并联组成能够一次储存/读取32位数据的片外存储单元，为NIOS处理器的使用提供更好的支持。本发明与现有技术相比较，具有如下显而易见的实质性特点和显著优点
1.各块开发板之间通过LVDS进行通信，能够实现规模较大的FPGA应用，尤其是实现多核处理器阵列。2.采用性价比较高的FPGA的级联来实现高端FPGA的功能，大大较低了成本。3.核心板和底板可以拆分，可根据不同的项目所需要外设分别设计底板，而核心板可以重复利用。4.采用SODIMM插槽，开发板面积小，PCB利用率高，占用垂直空间，总面积适中。
图1.本发明一个实施例和结构框2.单块开发板结构框图
图3.底板LVDS接口连接4.开发板核心板框5.核心板金手指连接6.核心板JTAG连接7.核心板存储单元连接8.核心板LVDS信号连接图。
具体实施例方式本发明的优选实施例结合
如下 实施例一
参见图1，本基于FPGA的可扩展多核处理器平台，包括16块FPGA开发板，其特征在于由单块FPGA开发板通过LVDS接口级联而成的开发板阵列，相互进行数据通信，级联成验证
"Γ α °实施例二
本基于FPGA的可扩展多核处理器验证平台(如图1所示)由多块单块开发板(10)，通过各开发板之间的LVDS连接线(11)，构成网状结构；每个单块开发板包括开发板核心板 (18)和开发板底板(19)(如图2所示)；开发板底板(19)主要包括如图2所示的LED显示灯(1)，八段数码管显示(2)，AS接口(3)，JTAG接口(4)，高速差分通信接口模块(6)，电源接口(7)，乒乓按键输入(8)，拨码开关输入(9)，S0DMM200接口(16)，扩展串口(17)；开发板核心板(18)主要包括如图4所示的cycloneIII FPGA芯片(5)，2种频率的晶振(12)，程序配置FLASH (13)，片外存储设备(14)，小型双列直插式内存模块S0DIMM200金手指(15)。实施例三
本基于FPGA的可扩展多核处理器验证平台由16块开发板(10)组合而成，相互之间通过底板上的LVDS进行通信，下面将对单块开发板进行详细的介绍 (一)单块开发板(10)
单块开发板由底板(19)和核心板(18)组成，参见图2。底板主要包括显示输出(1) (2)，LVDS接口(6)，AS接口(3)，JTAG接口(4)，按键输入(8) (9)，S0DIMM200 接口(16)。底板与核心板通过S0DIMM200接口(15) (16)进行通信，能将FPGA芯片(5)上的信号发送到底板的输入输出上，实现对开发板的控制。(二)底板 LVDS 接口( 6 )
底板上有4个LVDS接口(6)，分别放置在开发板的上下左右，与对应位置的开发板进行连接，参见图1，每个LVDS接口有3对输入信号和3对输出信号(输出信号线应连接上100 欧姆的匹配电阻)，每对信号包括一个正端和一个负端，每对信号线之间插入地线，用来增强抗干扰能力，使信号能更稳定的传到输出，参见图3。每个LVDS接口的输入线应与相对应板子的LVDS接口的输出口想连接，输出线应与输入口相连接。4个LVDS接口一共有M对差分信号线，这M对信号线通过M芯FPC连接器连接到S0DIMM200 (16)的差分信号线上。(三)核心板(18)
参见图4，核心板主要包括FPGA芯片(5)，配置FLASH( 13)，储存单元(14)，金手指接口 (15)，核心板上集成了 FPGA芯片(5 )所需要的基本资源，并通过金手指接口与底板连接。(四)核心板金手指接口(15)
参见图5，金手指接口包括JTAG与AS连接接口，输入输出信号，差分信号接口，外部时钟输入和5伏电源和0伏地线。整个金手指接口是核心板和底板的“桥梁”，FPGA芯片(5)上的信号通过金手指传输给底板。(五)核心板JTAG 与 AS 接口( 13)
参见图6，FPGA芯片(5)输出的JTAG控制信号线与AS配置信号线分别连接到JTAG接口上与EPCS16闪存芯片上。JTAG控制信号包括串行输入(TDI )，串行输出(TD0)，时钟信号(TCK)，控制信号 (TMS)0AS信号线包括时钟信号(DCLK)，片选信号(nCS)，ASDI与CONFIG信号。其中AS上电后发送读信号，将闪存(13)中的内容传送至FPGA中。(六)核心板存储单元(14)
参见图7，核心板的片外存储单元是2块16位的SDRAM (14)，2块SDRAM以并行方式连接，这样能提供32位的数据存储，以满足ALTERA自带的NIOS处理器的32位地址数据总线。每块SDRAM (14)的数据与地址总线分别与FPGA芯片(5)相对应的引脚相连。控制总线包括
SDR_WE 写使能信号； CAE 列地址信号； RAS 行地址信号； CS 片选信号；
BA0/BA1 =BANK (片)选择信号； DQMO 低8位屏蔽信号；DQMl 高8位屏蔽信号； CKE 时钟使能信号； CLK 时钟信号。(七)核心板LVDS信号走线
参见图8，FPGA芯片(5) 5区和6区中差分信号线直接连接到金手指接口( 15)的LVDS 信号线上，差分信号分为正信号和负信号，正负信号组成一对差分信号，本设计一共有M 对信号，该信号通过金手指发送到底板的LVDS接口上，用于多核通信。上述可扩展多核处理器验证平台核心板需要烧写的程序可以通过JTAG接口(4) 直接对FPGA (5)进行配置或者通过AS接口(3)存入EPCS16 FLASH (13)并通过FLASH对 FPGA (5)进行上电配置。乒乓按键输入(8)以及拨码开关输入(9)能给芯片一些激励信号从而控制输出结果，其中乒乓输入(8)常被最为复位信号的输入。LED灯(1)和七段码数码管(2)可以用来观测简单的输出结果，而复杂的输出结果则可以通过JTAG接口(4)传回电脑终端进行观测。2个晶振(12)能提供时序电路需要的时钟信号，2种晶振通过分频后能够得到大部分所需要的时钟，片外存储设备(14)能够提供多达数Mbit的片外存储空间，缓解片内 ram吃紧的情形。S0DIMM200接口(15) (16)，提供了 200个管脚接口，核心板(18)通过该接口与底板(19)相连接，并能随时拆卸。上下左右各有一个LVDS接口( 6 )，能通过LVDS接口与其他开发板进行高速差分通信，实现开发板之间的通信。实例建立多处理器阵列
每块开发板(10)烧写4个NIOS软核以及一个负责数据分配的路由(通过JTAG端口 (4 )烧写进FPGA (5 ))，每个路由有4个端口分别与上下左右的LVDS接口( 6 )连接，通过连线(11)与其他开发板通信。统一使用乒乓开关(8)作为复位键。单个处理器计算得到的结果会先进行片内匹配，如果数据目的地在同一 FPGA的处理器中，就会直接传输至目标处理器的专用存储器中，如果不在统一 FPGA中就发送至 LVDS (6)，通过LVDS (6)发送给其他片的目标处理器。通过本发明，把只能容纳4个处理器的FPGA扩展成一个能装下几十个处理器的处理器阵列，实现对多核处理器阵列的验证。
权利要求
1.一种基于FPGA的可扩展多核处理器验证平台，包括16块FPGA开发板(10)，其特征在于由单块FPGA开发板(10)通过LVDS接口(6)级联而成的开发板阵列，相互进行数据通信，级联成验证平台。
2.根据权利要求1所述的一种基于FPGA的可扩展多核处理器验证平台，其特征在于所述开发板，由一块核心板(18)和一块底板(19)构成；所述底板(19)上包含有4个LVDS 接口模块(6)、1个AS接口(3)与1个JTAG接口(4)、一对S0DIMM200接口(16)和2片片外 SDRAM存储单元(14);一对S0DIMM200接口( 16)使底板(19)和核心板(18)能够拆分，并且核心板占用垂直空间，减小了 PCB面积，提高了核心板使用的可重复性。
3.根据权利要求2所述的基于FPGA的可扩展多核处理器验证平台，其特征在于所述开发板，通过对AS接口(3)与JTAG接口(4)的选择来实现程序的直接烧写或将程序烧入 Flash中进行上电后烧写。
4.根据权利要求2所述的基于FPGA的可扩展多核处理器验证平台，其特征在于所述 LVDS接口通过连接芯片FPC与3CF55 FPGA芯片的5区和6区相连，实现数据的交换。
5.根据权利要求2所述的基于FPGA的可扩展多核处理器验证平台，其特征在于所述 2片16位的片外SDRAM通过并联组成能够一次储存/读取32位数据的片外存储单元，为 NIOS处理器的使用提供更好的支持。
全文摘要
本发明涉及了一种基于FPGA的可扩展多核处理器验证平台。它是一种用于验证规模较大的多核处理器架构的硬件平台，是由若干块自制的FPGA开发板组成，每块开发板由核心板和底板组成，核心板上嵌有cycloneIIIFPGA，底板上配有4个LVDS接口，能通过该接口与其他开发板进行通信。经过连接后的开发板阵列资源丰富，能够进行大规模的FPGA原型验证。
文档编号G06F17/50GK102289541SQ201110182920
公开日2011年12月21日 申请日期2011年7月1日 优先权日2011年7月1日
发明者徐美华, 毕卓, 滕达, 王国钦, 黄舒平 申请人:上海大学