检测小延迟缺陷的方法

专利名称：检测小延迟缺陷的方法
技术领域：
本发明涉及半导体设计领域，更具体地，涉及小延迟缺陷的检测方法。
背景技术：
半导体设计方法和制造工艺的进步使集成电路(IC)的复杂性不断提高。现代IC 不再仅包括多个晶体管，还在较高的时钟频率下工作。这些进步，例如较高的时钟频率，使现代IC更容易遭受与时间相关的缺陷(例如小延迟缺陷(SDD))的影响。然而，由于IC设计者可能根据IC本身的时间规格(timing specification)设计IC，由于工艺的改变以及制造缺陷，一些IC可能一直无法进行SDD测试。因此，SDD的测试是一个重要的步骤以便将有缺陷的芯片自无缺陷的芯片中分离出来。SDD包括由于半导体制造工艺的变化，供电噪声、串扰噪声等而在IC中出现的小延迟变化。传统的跳变延迟故障(TDF)方法可能无法检测出SDD，这是因为通过TDF方法在各个逻辑门捕获的延迟很小并且处在规格内。然而，在具有多个串联逻辑门的关键性路径中所积累的延迟仍会导致逻辑错误。为了检测IC上的SDD错误，选取最小延迟时间路径以便激活SDD所导致的错误。最小延迟时间路径可能是具有各种逻辑门和导线的长路径。各种自动测试模式生成(ATPG)方法都被应用于检测SDD。速度更快的延迟测试在短路径上通过去除尽可能多的延迟来进行可靠的SDD测试。也就是说，短路径上的延迟可以通过加大测试模式的时钟速率来去除。尽管这个方法能够通过去除IC中的延迟时间来激活SDD，但是，这种方法的较高频率要求额外的且可能很复杂的设计和测试限制。此外，这种方法可能会排斥一些具有额外延迟的好IC，这些额外延迟在实际应用中可能不会造成逻辑错误。再者，这种方法的较高频率可能使能量消耗增加到超过该IC所规定的最大值的等级。时间感知ATPG方法是另一种有效地检测SDD的方法。时间感知ATPG方法通过长路径来激发SDD，替代在短路径上去除延迟时间。这种时间感知方法使用IC的时间信息并且选取一列具有最小延迟时间的长路径，以便使时间感知ATPG方法找到SDD的可能性很高。然而，随着IC部件尺寸的增长，模式数量和运行时间可能成倍地增长。这可能使时间感知ATPG方法的实际性能下降。

发明内容
为了解决上述问题，根据本发明的一个方面，提供了一种用于检测小延迟缺陷的方法，包括加载集成电路布局；测量所述集成电路布局的各路径或各网络的长度；计算与各路径或各网络电连接的通孔的数量；基于所述长度和所述通孔的数量计算各路径或各网络的指数；基于所述指数将各路径或各网络排序成列表；并且形成路径或网络的第一组和
第二组。可选地，该方法还包括规范化处理，其中，通过各路径或各网络的长度规范化第一影响并且通过各路径或各网络的通孔的数量规范化第二影响，第一影响和第二影响的总和是所述指数；或者还包括通过自第一组或第二组中分出第三组而形成具有多个路径或多个网络的第三组。可选地，在该方法中，基于各路径或各网络的长度以及各路径或各网络的通孔的数量计算各路径或各网络的指数还包括接收第一权重因数和第二权重因数；基于所述第一权重因数更改各路径或各网络的长度影响；基于所述第二权重因数更改各路径或各网络的通孔的数量影响；并且计算所述指数。可选地，在该方法中，所述第一组包括在所述列表中自第一位置到第N位置排序的N个路径或网络，并且所述第二组包括在所述列表中自第(N+1)位置到最后的位置排序的路径或网络；或者该方法还包括测量集成电路布局的参数并且基于长度、通孔的数量以及参数计算各路径或各网络的指数，所述参数选自由网络间隔、布局位置、与电源/接地线的接近度及其组合构成的组。此外，根据本发明的另一方面，还提供了一种用于检测小延迟缺陷的方法包括力口载集成电路布局；划分所述集成电路布局的多个路径或多个网络；生成用于第一组的第一测试模式；生成用于第二组的第二测试模式；并且合并所述第一测试模式和所述第二测试模式，其中，划分所述集成电路布局的多个路径或多个网络还包括测量所述集成电路布局的各路径或各网络的长度；计算与各路径或各网络电连接的通孔的数量；基于所述长度和所述通孔的数量计算各路径或各网络的指数；基于所述指数将各路径或各网络排序成列表；并且形成第一组路径或网络和第二组路径或网络。在该方法中，所述第一测试模式由时间感知自动生成测试模式的方法生成；或者所述第二测试模式由跳变延迟缺陷测试模式生成方法生成；或者所述方法还包括通过自所述第一组或所述第二组中分出第三组，从而形成具有多个路径或多个网络的所述第三组， 用于所述第三组的第三测试模式由传统的自动测试模式生成方法生成。在该方法中，划分所述集成电路布局的多个路径或多个网络还包括接收整数K ； 并且将集成电路的网络或路径分成K个组，其中，K个组中的每个组都有其各自的测试模式，所述测试模式由自动测试模式生成方法生成。此外，根据本发明的另一方面，还提供了一种包括用于检测小延迟缺陷的可执行测试模式生成程序的计算机可读介质，所述计算机包括多个元件，所述元件包括处理器、存储器、物理感知自动测试模式生成单元、存储单元、用户界面输入设备以及用户界面输出设备，在所述程序进行如下步骤加载集成电路布局；划分所述集成电路的多个路径或多个网络；形成第一组路径或网络和第二组组路径或网络；生成用于所述第一组的第一测试模式；生成用于所述第二组的第二测试模式；并且合并所述第一测试模式和所述第二测试模式，其中，划分所述集成电路布局的多个路径或多个网络还包括测量所述集成电路布局的各路径或各网络的长度；计算与各路径或各网络电连接的通孔的数量；基于所述长度和通孔的数量计算各路径或各网络的指数；基于所述指数将各路径或各网络排序成列表。在该计算机可读介质中，所述第一测试模式由时间感知自动测试模式生成方法生成；或者所述第二测试模式由跳变延迟缺陷测试模式生成方法生成。该计算机可读介质还包括通过自所述第一组或所述第二组中分出第三组，从而形成具有多个路径或多个网络的第三组；或者所述物理感知测试模式生成单元选自由软件程序、硬件设备以及软件程序和硬件设备的组合构成的组。


为了更全面理解本发明及其优点，现将结合附图的后续说明作为参考，其中图1示出基于物理感知自动测试模式生成(ATPG)方法生成用来检测小延迟缺陷 (SDD)的测试模式的流程图；图2示出将多个芯片网络分成两个子组的流程图；并且图3示出根据实施例实施的计算机系统的简化框图，该计算机系统能够实施物理感知ATPG方法。除非另有说明，不同附图中的相应标号和符号通常指相应部件。将附图绘制成清楚地示出实施例的相关方面而不必须成比例绘制。
具体实施例方式下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。将根据说明书中优选的实施例描述本发明，即，描述用于检测小延迟缺陷(SDD) 的测试模式生成技术。然而，本发明还可适用于多种其他类型缺陷的各种测试模式生成技术。首先，图1涉及的是基于物理感知自动测试模式生成(ATPG)方法生成用于检测小延迟缺陷(SDD)的测试模式(test pattern)的流程图。在步骤110中，在该IC被传给制造厂之前，物理感知ATPG方法加载了集成电路(IC)布局。该布局包括IC的各种物理参数， 例如，通孔的数量、通孔的分布、导线的数量、各导线的长度、导线的连接信息等。IC的导线和与导线相连的逻辑门形成多个路径和网络。每个逻辑门的小延迟都不会超过逻辑门所规定的最大延迟时间。然而，经过包括多个逻辑门的路径或网络时所积累的延迟可能导致逻辑错误。在多个路径和网络之中，有些路径和网络由于其物理信息(例如，路径的长度或贯穿路径表面的通孔的数量)而容易受到SDD的伤害。根据实施例，考虑到IC的路径或网络的物理信息，大约70%的IC的路径或网络是独一无二的。因此，IC的路径和网络可基于其独特的物理信息被分成多个组。在步骤120中，根据参照图2所详述的方法，IC上的路径和网络至少被分成两个组。应注意的是，虽然图1示出IC上的路径和网络被分成两组，但是IC上的路径和网络可依照其物理信息被分成多个组。在此所示的组的数量是有限的，目的仅在于清晰地说明各种实施例的发明方面。本发明不对IC所分组的具体数量进行任何限制。在步骤130中，第一组包括多个容易受到SDD影响的路径和网络。具有高SDD覆盖率的测试模式组被应用于第一组。在实施例中，具有高SDD覆盖率的测试模式组可通过时间感知ATPG方法实施。在步骤140中，第二组中的路径和网络被确定为不易受到SDD影响的路径和网络(如下所述)。传统的测试模式组被应用于第二组。根据实施例，所述传统的测试模式组可通过跳变延迟缺陷(TDF)ATPG方法生成。通过将IC分成两组并且应用不同的ATPG方法，所提供的方法可实现SDD的高覆盖率以及有效的SDD测试方案。在步骤150中，第一测试模式组和第二测试模式组被合并成单独的混合测试模式
6组。该混合测试模式组含有两个子组。一个子组被设计用于检测关键的并且容易受到伤害的路径和网络中的SDD。因此，一些具有高SDD覆盖率但费时的ATPG方法被选取以生成该子组测试模式。另一个子组被设计用于检测在剩余的不易受到SDD影响的路径和网络中的 SDD0可以采用传统的ATPG方法，因为该方法能够提供有效的测试方案。通过使用这种混合测试模式组，所提供的方法能够完全发挥时间感知ATPG方法和TDF ATPG方法的优点。在步骤160中，具有SDD的网络和路径被识别出来之后，IC的设计者修其设计并且相应地生成改进的IC布局。该方法的一个有利的特征为，在布局阶段识别出易受到SDD 影响的网络和路径能够节省制造成本和时间。应该注意的是，基于重新修改过的布局可以再次重复用于识别易受到SDD影响的网络和路径的处理。在确认布局受到的SDD影响达到最小之后，在步骤170中，IC布局被释放进行制造。图1是示出根据本发明实施例的物理感知ATPG方法的操作过程的简化图。这个示图只是一个实例，不应对权利要求的范围进行不适当的限制。本领域的普通技术人员能够意识到许多变化，替换和更改。例如，如图1所示的各个步骤可以被添加、去除、替代、重新排列、重复、交迭，和/或部分交迭。仅作为实例，图1所示的处理可利用如图3所示的系统进行实施。图2示出将多个网络芯片分成两个子组的流程图。在步骤210中，IC布局已完成。 在布局信息被转换成用于半导体制造工艺的格式之前，IC布局被传送给在步骤220中所示的布局分析器。布局分析器自IC布局中收集这个IC的物理信息。所述物理信息包括IC 中所有可能的路径和网络、各个路径和网络的长度、各个路径和网络处通孔的数量、网络间隔、布局位置、与电源/接地线的接近度等。根据实施例，各个路径/网络的长度以及各个路径/网络处通孔的数量是两个用来寻找容易受到SDD的影响的路径和网络的物理参数。应该注意的是，长度和通孔的数量完全出于测量尺寸的目的而进行选择，并不用于限制本发明的各种实施例。其他物理特性例如，网络间隔、布局位置与电源/接地线的接近度也可以用于寻找易受SDD影响的路径和网络。在步骤230中，通过计算上述两个物理参数的整体影响来评估各个易受SDD影响的路径/网络。例如，考虑到SDD过去的特征数据，将不同的权重因数被分配给这两个物理参数。在规范化处理之后，通孔的数量的规范化影响和长度的规范化影响被加在一起形成总和。该总和代表的是SDD的怀疑指数(suspect index)。基于这个指数，所有路径和网络从高到底排序。排序高的路径/网络意味着这个路径/网络容易受到SDD的影响。相反地，排序低的路径/网络意味着这个路径/网络可能不受到SDD的影响。在步骤MO中，考虑到IC的SDD规格和SDD过去的特征数据，IC的路径和网络被分成两个组。例如，通过SDD过去的特征数据，利用时间感知ATPG方法自具有M个路径/网络的IC中测试出N个路径/网络，这些路径/网络符合SDD的百分比低于IC所规定的最大值的规格。然后，根据怀疑指数选择从第一到第N排序的路径和网络。在步骤250中，自第一到第N排序的路径和指数被传送给第一组。剩余的路径和网络成为一组并在步骤沈0 中传送给第二组。应注意的是，图2仅示出芯片的两个子组，这两个子组可能被分成各个子组。在此对所示子组的数量进行限制，其目的完全在于清晰地示出各个实施例的发明方面。本发明不对子组的具体数量进行限制。图3示出根据实施例的计算机系统300的简化的框图，该计算机系统能够用于实施物理感知ATPG方法。计算机系统300包括物理感知ATPG单元310、储器320、处理器 330、存储单元340、用户界面输入设备350、用户界面输出设备360以及数据总线370。应该注意的是，该示图只是个人计算机的实例，不应该对权利要求的范围进行不适当的限制。个人计算机的许多其他配置都处在本发明的范围内。本领域的普通技术人员也能够意识到， 物理感知ATPG方法可能由其他计算机系统实施，其他计算机系统包括便携式计算机、工作站、网络计算机等。物理感知ATPG单元310可能是物理设备、软件程序或软件和硬件的组合(例如专用集成电路(ASIC))。根据实施例，当用户开始通过用户界面输入设备350应用物理感知 ATPG方法时，处理器330自存储单元340加载布局信息以及其他相关数据。根据实施例，物理感知ATPG方法以软件程序的形式实施，处理器330自物理感知ATPG单元310加载软件程序并且在存储器320中操作。当处理器330执行图1和2中的各个步骤后，处理器330 向用户界面输出设备360传送混合的测试模式。根据这些混合的测试模式，使用指定的测试设备来执行测试，从而找出具有小延迟缺陷的IC。尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。此外，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。
权利要求
1.一种用于检测小延迟缺陷的方法，包括 加载集成电路布局；测量所述集成电路布局的各路径或各网络的长度； 计算与各路径或各网络电连接的通孔的数量； 基于所述长度和所述通孔的数量计算各路径或各网络的指数； 基于所述指数将各路径或各网络排序成列表；并且形成路径或网络的第一组和第二组。
2.根据权利要求1所述的方法，其中，第一影响和第二影响的总和是所述指数。
3.根据权利要求1所述的方法，还包括通过自第一组或第二组中分出第三组而形成具有多个路径或多个网络的第三组。
4.根据权利要求1所述的方法，其中，基于各路径或各网络的长度以及各路径或各网络的通孔的数量计算各路径或各网络的指数还包括接收第一权重因数和第二权重因数；基于所述第一权重因数更改各路径或各网络的长度影响；基于所述第二权重因数更改各路径或各网络的通孔的数量影响；并且计算所述指数。
5.根据权利要求1所述的方法，还包括测量集成电路布局的参数并且基于长度、通孔的数量以及参数计算各路径或各网络的指数，其中，所述参数选自由网络间隔、布局位置、与电源/接地线的接近度及其组合构成的组。
6.一种用于检测小延迟缺陷的方法包括 加载集成电路布局；划分所述集成电路布局的多个路径或多个网络；其中，划分所述集成电路布局的多个路径或多个网络还包括测量所述集成电路布局的各路径或各网络的长度；计算与各路径或各网络电连接的通孔的数量；基于所述长度和所述通孔的数量计算各路径或各网络的指数；基于所述指数将各路径或各网络排序成列表；并且形成第一组路径或网络和第二组路径或网络，生成用于第一组的第一测试模式；生成用于第二组的第二测试模式；并且合并所述第一测试模式和所述第二测试模式。
7.根据权利要求6所述的方法，其中，所述第一测试模式由时间感知自动生成测试模式的方法生成。
8.根据权利要求6所述的方法，其中，所述第二测试模式由跳变延迟缺陷测试模式生成方法生成。
9.根据权利要求6所述的方法，还包括通过自所述第一组或所述第二组中分出第三组，从而形成具有多个路径或多个网络的所述第三组，其中，用于所述第三组的第三测试模式由传统的自动测试模式生成方法生成。
10. 一种包括用于检测小延迟缺陷的可执行测试模式生成程序的计算机可读介质，所述计算机包括多个元件，所述元件包括处理器、存储器、物理感知自动测试模式生成单元、 存储单元、用户界面输入设备以及用户界面输出设备，在所述程序进行如下步骤 加载集成电路布局；划分所述集成电路的多个路径或多个网络；其中，划分所述集成电路布局的多个路径或多个网络还包括测量所述集成电路布局的各路径或各网络的长度； 计算与各路径或各网络电连接的通孔的数量； 基于所述长度和通孔的数量计算各路径或各网络的指数； 基于所述指数将各路径或各网络排序成列表；并且形成第一组路径或网络和第二组组路径或网络； 生成用于所述第一组的第一测试模式； 生成用于所述第二组的第二测试模式；并且合并所述第一测试模式和所述第二测试模式， 其中，所述第一测试模式由时间感知自动测试模式生成方法生成。
全文摘要
公开了用于有效检测小延迟缺陷的系统和方法。该方法首先加载集成电路的布局信息。然后，集成电路的网络和路径基于其物理信息分成两个组。该物理信息包括各路径和各网路的长度以及各路径和各网络的通孔的数量。将时间感知自动测试模式生成器配置成第一组生成测试模式，第一组具有易受到小延迟缺陷影响的路径和网络。将传统的跳变延迟缺陷测试模式生成器配置成生成用于第二组的测试模式。
文档编号G06F17/50GK102467602SQ201110215600
公开日2012年5月23日 申请日期2011年7月28日 优先权日2010年11月10日
发明者刘钦洲, 张简维平, 桑迪·库马·戈埃尔, 沙鲁巴·古普塔 申请人:台湾积体电路制造股份有限公司