专利名称：用于执行浮点除法的方法和装置的制作方法
技术领域：
本公开大体上涉及一种用于执行浮点除法的方法和装置。
背景技术：
针对如计算机图形和非图形计算机处理和计算的应用，已经在不同的计算机体系结构中以各种方式处理浮点数除法。例如，浮点除法用于在三维(3D)图形建模和绘制中计算逆矩阵以产生3D图形对象供输出到显示屏，或由平均(均值)滤波器使用来使图像数据平滑和消除噪声。浮点除法也用于数值算法，例如，特征向量和特征值的计算、线性函数或多项式的插值以及超越函数、有理函数和偏微分方程式的计算。许多指令集体系结构(ISA)定义了用于执行浮点除法运算的计算机指令。作为电气和电子工程师协会(IEEE)浮点算术标准(IEEE754，下文称为“IEEE标准754”)的一部分，浮点除法运算在许多方面被定义。对于符合IEEE标准754的ISA，除对商进行数值计算之外，浮点除法的特例(例如，分子的无限或不定值和分母的无限、不定或零值)必须被识别并适当地处理，这可能需要实质性的逻辑运算。可以使用逻辑电路和微码来完全实施用于浮点除法的这些指令。
图1示出在中央处理单元(CPU) 100中执行浮点除法运算的实例。CPU100包括具有专用浮点除法器104的浮点算术逻辑单元(ALU) 102。浮点ALU102可以执行存储在存储器108中的DIVPD(紧缩双精度浮点除法)指令106，在由CPU100执行时DIVPD指令106使浮点除法器104执行浮点除法运算。可以从寄存器110读出浮点除法运算的分子和分母，并且可以将结果写入到寄存器110中。具体来说，商的数值计算和特例检查和校正的功能全部由浮点除法器104以及Divro指令106实施。由于浮点除法比其他浮点运算复杂的性质，故浮点除法器104由大量的晶体管组成，由此增加了 CPUlOO的成本和占模面积。尤其地，因为浮点除法器104的数量取决于CPUlOO中的“核心”的数量，所以在试图将同一浮点除法器104和指令106应用于图形处理单元(GPU)或GPU上的通用计算(GPGPU)设计时，由于与CPU相比GPU或GPGPU通常具有用于并行流处理的更大量的“核心”的事实，这样的问题会进一步加剧。另一方面，在认识到使用专用逻辑电路和指令完全实施浮点除法运算的问题后，一些计算机体系结构完全地省略了专用的浮点除法指令。这些计算机体系结构转而使用已知的迭代算法(例如，牛顿-拉弗森方法)而不使用专用浮点除法指令和浮点除法器来实施浮点除法运算。例如，图2示出使用存储在存储器202中的指令(包括至少一个浮点加法/减法指令204和浮点乘法指令206)以及不具有专用浮点除法器的一个或多个浮点ALU212中的一个或多个浮点加法器/减法器208和浮点乘法器210来在GPU200中实施浮点除法运算的实例。在这个实例中，根据快速收敛的使用浮点加法/减法和乘法运算的逐次近似计算法，对浮点除法的商进行数值计算。与图1中所示的专用浮点除法器104和指令106相比，图2中的浮点加法器/减法器208和浮点乘法器210的设计不那么复杂。因此，这些计算机体系结构就浮点除法运算来说更具成本效益。然而，迭代算法只对浮点除法的商进行数值计算。如上文所述，为了符合IEEE标准754，需要如条件指令(例如，条件移动、条件转移和条件陷阱)和逻辑指令214的额外的指令来识别和处理浮点除法的特例。在这种情况下，由于增加了特例检查和校正的功能，浮点除法运算的执行时间从而大大增加。例如，图2中的浮点除法运算可能需要多达30个额外的条件和逻辑指令214，这些指令需要多达30个时钟周期来执行。因此，尽管在图2中设计的复杂性和成本降低了，但是浮点除法运算的执行时间增加了，以便符合IEEE标准754中特例处理的要求。此外，除提供浮点除法结果之外，IEEE标准754也定义了在出现时应通知的异常(例如，无效运算、除数为零等)。信号为被通知的异常调用默认或替代处理，例如，启用陷阱序列的处理，这将中断正常的指令执行流。对于每种异常，实施方案应提供对应的状态标志。一些计算机体系结构尽管具有特例检查和校正的功能，但是缺少异常状态标志，因此不完全符合IEEE标准754。因此，需要用于执行浮点除法的改进的方法和装置。附图简述鉴于以下图式随附的以下描述，将更容易理解实施方案，其中相同的参考数字表示相同的元件，其中:图1为图示在中央处理单元中实施浮点除法运算的一个实例的方框图；图2为图示在图形处理单元中实施浮点除法运算的一个实例的方框图；图3为图示根据本公开中陈述的一个实施方案的包括输入检查/输出校正浮点除法逻辑的装置的一个实例的方框图；图4为图示图3中所示的输入检查/输出校正浮点除法逻辑的一个实例的方框图；图5为图3中所示的浮点除法修复指令的示例性指令格式；图6为图3中所示的浮点除法修复指令的另一示例性指令格式；图7为图3中所示的任意位模式的示例性格式；图8为图示根据本公开中陈述的一个实施方案的用于执行浮点除法的方法的一个实例的流程图；图9为图示用于执行浮点除法的方法的另一实例的流程图；以及图10为图示用于执行浮点除法的方法的又一实例的流程图。
具体实施例方式简言之，在一个实例中，一种方法和装置使用浮点除法修复指令(例如，指令、命令、信号或其他指示符)来执行浮点除法，浮点除法修复指令使输入检查/输出校正浮点除法逻辑检查表示分子的第一输入和表示分母的第二输入以确定是否出现浮点除法的特例。另外，输入检查/输出校正浮点除法逻辑基于所确定的浮点除法的特例和表示候选商的第三输入提供表示浮点除法结果的输出。例如，浮点除法修复指令可以是在一个时钟周期中执行的单一指令，或包含输入检查指令和输出校正指令，其中每个指令在一个时钟周期中执行。输入检查/输出校正浮点除法逻辑可以是例如图形处理单元的一部分。除了其他的优势，例如，用于执行浮点除法的方法和装置提供使浮点除法的实施能够更短暂且更快速同时仍符合IEEE标准754的能力。仍使用现有的浮点加法器/减法器和乘法器以及对应的指令通过迭代算法来计算浮点除法的数值部分，由此使本方法和装置具有成本效益。另一方面，通过应用输入检查/输出校正浮点除法逻辑和对应的浮点除法修复指令，可以替换用于识别和处理浮点除法的特例的多个耗时的条件和逻辑指令(多达30个指令)，以便减少执行时间。在一个实例中，装置包括具有浮点算术逻辑单元的处理器，浮点算术逻辑单元包括输入检查/输出校正浮点除法逻辑。输入检查/输出校正浮点除法逻辑响应于可由浮点算术逻辑单元执行的浮点除法修复指令，浮点除法修复指令使输入检查/输出校正浮点除法逻辑检查表示分子的第一输入和表示分母的第二输入以确定是否出现浮点除法的特例。浮点除法修复指令也使输入检查/输出校正浮点除法逻辑基于所确定的浮点除法的特例和表示候选商的第三输入提供表示浮点除法结果的输出。输入检查/输出校正浮点除法逻辑可以包括多个特例检测电路，其可操作以检查表示分子的第一输入和表示分母的第二输入以确定是否出现浮点除法的特例。这多个特例检测电路可以包括可操作以确定分子或分母是否为非数的非数检测电路、可操作以确定分子或分母是否为零的零检测电路以及可操作以确定分子或分母是否为无穷大的无穷大检测电路。这多个特例检测电路还可以包括溢出/下溢检测电路，其可操作以基于分子和分母确定是否出现溢出或下溢。输入检查/输出校正浮点除法逻辑还可以包括优先级多路复用器，其可操作以基于所确定的浮点除法的特例和表示候选商的第三输入提供表示浮点除法结果的输出。处理器可以包括多个寄存器，其可操作以存储分子、分母、候选商和浮点除法结果。浮点算术逻辑单元也可以包括至少一个浮点加法器/减法器和至少一个浮点乘法器。该至少一个浮点加法器/减法器和浮点乘法器响应于可由浮点算术逻辑单元执行的多个指令，这些指令使至少一个浮点加法器/减法器和浮点乘法器基于分子和分母对候选商进行数值计算，而不考虑浮点除法的特例。输入检查/输出校正浮点除法逻辑可以进一步响应于可由浮点算术逻辑单元执行的浮点除法修复指令，浮点除法修复指令使输入检查/输出校正浮点除法逻辑在不出现浮点除法的特例的情况下提供候选商作为表示浮点除法结果的输出。输入检查/输出校正浮点除法逻辑也可以响应于可由浮点算术逻辑单元执行的浮点除法修复指令，浮点除法修复指令使输入检查/输出校正浮点除法逻辑在出现浮点除法的特例的情况下提供浮点除法的对应的特殊值作为表示浮点除法结果的输出。浮点除法的特殊值可以选自非数、零、无穷大、最大浮点常数和最小浮点常数中的至少一个。在一个实例中，输入检查/输出校正浮点除法逻辑包括符号位设置逻辑，其可操作地与优先级多路复用器连接且可操作以基于表示分子的第一输入的符号位和表示分母的第二输入的符号位设置表示浮点除法结果的输出的符号位。在另一实例中，表示浮点除法结果的输出为输入检查/输出校正浮点除法逻辑的第一输出。输入检查/输出校正浮点除法逻辑也包括异常标志逻辑，其可操作以基于表示分子的第一输入和表示分母的第二输入确定异常状态标志。异常标志逻辑进一步可操作以提供输入检查/输出校正浮点除法逻辑的表示异常状态标志的第二输出。在又一实例中，输入检查/输出校正浮点除法逻辑包括任意位模式编码器，其可操作以编码指示是否出现浮点除法的特例的任意位模式。任意位模式编码器进一步可操作以将任意位模式存储在多个寄存器中的一个中。除了其他的优势，用于执行浮点除法的本方法和装置提供使浮点除法的实施能够更短暂且更快速同时仍符合IEEE标准754的能力。仍使用现有的浮点加法器/减法器和乘法器以及对应的指令通过迭代算法来计算浮点除法的数值部分，由此使本方法和装置具有成本效益。另一方面，通过应用输入检查/输出校正浮点除法逻辑和对应的浮点除法修复指令，可以替换用于识别和处理浮点除法的特例的多个耗时的条件和逻辑指令(多达30个指令)，以便减少执行时间。因此，提出的技术可以适合于并行流处理器，例如，单指令多数据(SMD)处理器，如用于计算机图形和/或非图形处理和计算的图形处理单元(GPU)和/或GPU上的通用计算(GPGPU)。此外，用于执行浮点除法的本方法和装置可以符合IEEE标准754。因此，提出的技术可以保持较低的处理器设计和制造成本的益处以及迭代算法实施的灵活性的益处，同时具有低指令数和快的执行速度。本领域普通技术人员将认识到其他优势。图3图示包括集成电路302的装置300的一个实例，集成电路302包括处理器304。例如，装置300可以是(但不限于)膝上型计算机、台式计算机、媒体中心、手持设备(例如，移动或智能电话、平板计算机等)、蓝光(Blu-ray )播放器、游戏控制台、机顶盒、打印机或任何其他适合的设备。集成电路302可以是具有一个或多个处理器304的任何适合的电路。除处理器304之外，集成电路302也可以包括在本领域中已知的任何其他适合的电路，例如，高速缓冲存储器和输入/输出(I/O)接口电路等。处理器304可以是(但不限于)GPU、中央处理单元(CPU)、GPGPU或加速处理单元(APU)、数字信号处理器(DSP)或任何其他适合的处理器。装置300可以包括一个或多个显示屏306或可操作地与一个或多个显示屏306耦接。例如，处理器304可以是用于产生图像数据308的GPU，图像数据308表示显示在显示屏306上的图像的至少一部分。处理器304可以包括浮点ALU310、寄存器312和存储器314。寄存器312可以是处理器304上的处理器寄存器或通用寄存器，其内容可以比从其他地方可获得的存储更快速地被访问。优选地，在这个实例中的寄存器312包括存储浮点数(例如，浮点分子、分母和商)的浮点寄存器。寄存器312也可以包括存储当前正被执行的指令的指令寄存器和用于存储IEEE标准754所要求的异常状态标志的控制和状态寄存器。浮点ALU310可以读取或写入存储在寄存器312中的数据。存储器314可以是在本领域中已知的任何适合的存储器，其永久或临时地存储可由浮点ALU310执行的多个指令316-320(例如，指令、命令、信号或其他指示符)。在这个实例中，存储器314为处理器304的指令高速缓存或指令缓冲器以加快可执行指令获取的速度。在其他实例中，存储器314也可以是可操作地连接至处理器304的主存储器。指令316-320包括浮点除法修复指令316、浮点加法/减法指令318和浮点乘法指令320，以及任何其他适合的指令(若需要)。在这个实例中，浮点ALU310为专用于执行浮点运算的ALU。如图3中所示，处理器304可以包括执行并行浮点运算以进行流处理的一个以上的浮点ALU310。浮点ALU310可以接收和执行指令，并且根据指令的执行来执行浮点运算。浮点ALU310可以包括至少一个浮点加法器/减法器322和至少一个浮点乘法器324，其可以响应于包括浮点加法/减法指令318和乘法指令320的多个指令而对浮点除法的商进行数值计算。如上所述，浮点加法器/减法器322和乘法器324不识别和处理浮点除法的特例；并且浮点加法/减法指令318和乘法指令320将分子和分母假设为正规数并执行迭代算法以向输入检查/输出校正浮点除法逻辑326提供候选商328。
浮点ALU310包括输入检查/输出校正浮点除法逻辑326。本文中提及的“逻辑”为可以实现所需功能的任何适合的电路，并且可以是数字电路、模拟电路、混合模拟-数字电路或任何适合的电路。输入检查/输出校正浮点除法逻辑326响应于可由浮点ALU310执行的浮点除法修复指令316。在这个实例中，浮点除法修复指令316的执行使输入检查/输出校正浮点除法逻辑326从寄存器312检查浮点除法的分子和分母以确定是否出现浮点除法的特例，以及基于所确定的特例和由浮点加法器/减法器322和乘法器324计算的候选商328提供经过校正的浮点除法结果。图4图示输入检查/输出校正浮点除法逻辑326的一个实例。输入检查/输出校正浮点除法逻辑326具有至少接收分子400的第一输入、接收分母402的第二输入和从寄存器312接收候选商328的第三输入。必要时，可以直接从浮点加法器/减法器322和乘法器324接收候选商328。分子400、分母402和候选商328为浮点数，例如(但不限于)单精度(32位)浮点数、双精度(64位)浮点数、单扩展精度O 43位)浮点数和双扩展精度
79位)浮点数。另外，输入检查/输出校正浮点除法逻辑326具有至少提供浮点除法结果404的第一输出和向寄存器312或必要时直接向处理器304中的任何逻辑提供异常状态标志406的第二输出。在这个实例中，输入检查/输出校正浮点除法逻辑326包括多个特例检测电路408-414，其可操作以检查分子400和分母402以确定是否出现浮点除法的特例。这多个特例检测电路408-414包括“非数”(NaN)检测电路408、无穷大(inf)检测电路410、零检测电路412和溢出/下溢检测电路414。特例检测电路408-414中的每个可操作以检查由IEEE标准754定义的浮点除法的一个或多个具体特例。输入检查/输出校正浮点除法逻辑326也可以包括反向规格化数(denorm)检测电路416，其可操作以检查分子400或分母402是否为反向规格化数。在这个实例中，反向规格化数检测电路416不用于提供浮点除法结果404，而是用于产生异常状态标志406。可以执行下文所述的功能的任何组合逻辑可以被用作特例检测电路408-414和反向规格化数检测电路416。例如，NaN检测电路408检查分子400和分母402的指数和分数位以确定分子400是否为NaN和分母402是否为NaN。NaN检测电路408的两个输出分别指 示分子400或分母402是否为NaN。这同样将适用于inf检测电路410和零检测电路412。表I汇总了用来确定浮点数是否为NaN、inf、零或反向规格化数的条件。表I
权利要求
1.一种集成电路，其包含: 处理器，其包含: 浮点算术逻辑单元(ALU)，其包含响应于可由所述浮点ALU执行的浮点除法修复指令的输入检查/输出校正浮点除法逻辑，所述浮点除法修复指令使所述输入检查/输出校正浮点除法逻辑: 检查所述输入检查/输出校正浮点除法逻辑的表示分子的第一输入和表示分母的第二输入以确定是否出现浮点除法的特例；以及 基于所确定的浮点除法的特例和所述输入检查/输出校正浮点除法逻辑的表示候选商的第三输入提供所述输入检查/输出校正浮点除法逻辑的表示浮点除法结果的输出。
2.如权利要求1所述的集成电路，其中所述输入检查/输出校正浮点除法逻辑包含: 多个特例检测电路，其可操作以检查所述输入检查/输出校正浮点除法逻辑的表示所述分子的所述第一输入和表示所述分母的所述第二输入以确定是否出现浮点除法的所述特例；以及 优先级多路复用器，其可操作以基于所确定的浮点除法的特例和所述输入检查/输出校正浮点除法逻辑的表示所述候选商的所述第三输入提供所述输入检查/输出校正浮点除法逻辑的表示所述浮点除法结果的所述输出；且 其中所述处理器进一步包含多个寄存器，其可操作地连接至所述输入检查/输出校正浮点除法逻辑且可操作以存储所述分子、所述分母、所述候选商和所述浮点除法结果。
3.如权利要求1所述的集 成电路，其中所述浮点除法修复指令为在一个时钟周期中执行的单一指令。
4.如权利要求1所述的集成电路，其中所述浮点除法修复指令包含输入检查指令和输出校正指令；并且其中所述输入检查指令和输出校正指令中的每个在一个时钟周期中执行。
5.如权利要求2所述的集成电路，其中所述浮点ALU进一步包含至少一个浮点加法器/减法器和至少一个浮点乘法器；且 其中所述至少一个浮点加法器/减法器和浮点乘法器响应于可由所述浮点ALU执行的多个指令，所述指令使所述至少一个浮点加法器/减法器和浮点乘法器基于所述分子和所述分母对所述候选商进行数值计算，而不考虑浮点除法的所述特例。
6.如权利要求5所述的集成电路，其中所述输入检查/输出校正浮点除法逻辑进一步响应于可由所述浮点ALU执行的所述浮点除法修复指令，所述浮点除法修复指令使所述输入检查/输出校正浮点除法逻辑在不出现浮点除法的所述特例的情况下提供所述候选商作为所述输入检查/输出校正浮点除法逻辑的表示所述浮点除法结果的所述输出。
7.如权利要求2所述的集成电路，其中所述输入检查/输出校正浮点除法逻辑进一步响应于可由所述浮点ALU执行的所述浮点除法修复指令，所述浮点除法修复指令使所述输入检查/输出校正浮点除法逻辑在出现浮点除法的所述特例的情况下提供浮点除法的对应的特殊值作为所述输入检查/输出校正浮点除法逻辑的表示所述浮点除法结果的所述输出。
8.如权利要求7所述的集成电路，其中所述多个特例检测电路包含: 非数(NaN)检测电路，其可操作以确定所述分子或所述分母是否为NaN;零检测电路，其可操作以确定所述分子或所述分母是否为零； 无穷大检测电路，其可操作以确定所述分子或所述分母是否为无穷大；以及溢出/下溢检测电路，其可操作以基于所述分子和所述分母确定是否出现溢出或下溢；且 其中浮点除法的所述特殊值选自NaN、零、无穷大、最大浮点常数和最小浮点常数中的至少一个。
9.如权利要求2所述的集成电路，其中所述输入检查/输出校正浮点除法逻辑进一步包含符号位设置逻辑，其可操作地连接至所述优先级多路复用器，且可操作以基于所述输入检查/输出校正浮点除法逻辑的表示所述分子的所述第一输入的符号位和表示所述分母的所述第二输入的符号位设置表示所述浮点除法结果的所述输出的符号位。
10.如权利要求2所述的集成电路，其中表示所述浮点除法结果的所述输出为所述输入检查/输出校正浮点除法逻辑的第一输出；且 其中所述输入检查/输出校正浮点除法逻辑进一步包含异常标志逻辑，其可操作以:基于所述输入检查/输出校正浮点除法逻辑的表示所 述分子的所述第一输入和表示所述分母的所述第二输入确定异常状态标志；以及 提供所述输入检查/输出校正浮点除法逻辑的表示所述异常状态标志的第二输出。
11.如权利要求2所述的集成电路，其中所述输入检查/输出校正浮点除法逻辑进一步包含任意位模式编码器，其可操作以: 编码指示是否出现浮点除法的所述特例的任意位模式；以及 将所述任意位模式存储在所述多个寄存器中的一个中。
12.如权利要求1所述的集成电路，其中所述输入检查/输出校正浮点除法逻辑为图形处理单元(GPU)的部分。
13.如权利要求1所述的集成电路，其中所述处理器可操作以基于所述输入检查/输出校正浮点除法逻辑的表示所述浮点除法结果的所述输出产生图像的至少一部分。
14.一种方法，其包含: 处理浮点除法修复指令；以及 基于所处理的浮点除法修复指令，促使输入检查/输出校正浮点除法逻辑: 检查所述输入检查/输出校正浮点除法逻辑的表示分子的第一输入和表示分母的第二输入以确定是否出现浮点除法的特例；以及 基于所确定的浮点除法的特例和所述输入检查/输出校正浮点除法逻辑的表示候选商的第三输入提供所述输入检查/输出校正浮点除法逻辑的表示浮点除法结果的输出。
15.如权利要求14所述的方法，其中促使包含使所述输入检查/输出校正浮点除法逻辑接收所述输入检查/输出校正浮点除法逻辑的表示所述候选商的所述第三输入，基于所述分子和所述分母对所述候选商进行数值计算，而不考虑浮点除法的所述特例。
16.如权利要求14所述的方法，其中所述浮点除法修复指令为在一个时钟周期中执行的单一指令。
17.如权利要求14所述的方法，其中所述浮点除法修复指令包含输入检查指令和输出校正指令；并且其中所述输入检查指令和输出校正指令中的每个在一个时钟周期中执行。
18.如权利要求15所述的方法，其中促使包含使所述输入检查/输出校正浮点除法逻辑在不出现浮点除法的所述特例的情况下提供所述候选商作为所述输入检查/输出校正浮点除法逻辑的表示所述浮点除法结果的所述输出。
19.如权利要求14所述的方法，其中促使包含使所述输入检查/输出校正浮点除法逻辑在出现浮点除法的所述特例的情况下提供浮点除法的对应的特殊值作为所述输入检查/输出校正浮点除法逻辑的表示所述浮点除法结果的所述输出。
20.如权利要求14所述的方法，其中促使包含使所述输入检查/输出校正浮点除法逻辑基于所述输入检查/输出校正浮点除法逻辑的表示所述分子的所述第一输入的符号位和表示所述分母的所述第二输入的符号位设置所述输入检查/输出校正浮点除法逻辑的表示所述浮点除法结果的所述输出的符号位。
21.如权利要求14所述的方法，其中表示所述浮点除法结果的所述输出为所述输入检查/输出校正浮点除法逻辑的第一输出；且 其中促使包含使所述输入检查/输出校正浮点除法逻辑: 基于所述输入检查/输出校正浮点除法逻辑的表示所述分子的所述第一输入和表示所述分母的所述第二输入确定异常状态标志；以及 提供所述输入检查/输出校正浮点除法逻辑的表示所述异常状态标志的第二输出。
22.如权利要求14所述的方法，其中促使包含使所述输入检查/输出校正浮点除法逻辑: 编码指示是否出现浮点除法的所述特例的任意位模式；以及 将所述任意位模式存储在寄存器中。
23.一种装置，其包含: 浮点算术逻辑单元(ALU)，其包含响应于可由所述浮点ALU执行的浮点除法修复指令的输入检查/输出校正浮点除法逻辑，所述浮点除法修复指令使所述输入检查/输出校正浮点除法逻辑: 检查所述输入检查/输出校正浮点除法逻辑的表示分子的第一输入和表示分母的第二输入以确定是否出现浮点除法的特例；以及 基于所确定的浮点除法的特例和所述输入检查/输出校正浮点除法逻辑的表示候选商的第三输入提供所述输入检查/输出校正浮点除法逻辑的表示浮点除法结果的输出；且 其中所述装置可操作以基于所述输入检查/输出校正浮点除法逻辑的表示所述浮点除法结果的所述输出产生图像的至少一部分。
24.一种计算机可读介质，其存储可由一个或多个集成电路设计系统执行的指令，所述指令使所述一个或多个集成电路设计系统设计包含处理器的集成电路，所述处理器包含: 浮点算术逻辑单元(ALU)，其包含响应于可由所述浮点ALU执行的浮点除法修复指令的输入检查/输出校正浮点除法逻辑，所述浮点除法修复指令使所述输入检查/输出校正浮点除法逻辑: 检查所述输入检查/输出校正浮点除法逻辑的表示分子的第一输入和表示分母的第二输入以确定是否出现浮点除法的特例；以及 基于所确定的浮点除法的特例和所述输入检查/输出校正浮点除法逻辑的表示候选商的第三输入提供所述输入检查/输出校正浮点除法逻辑的表示浮点除法结果的输出。
全文摘要
一种方法和装置提供使用输入检查/输出校正浮点除法逻辑和浮点除法修复指令(例如，指令、命令、信号或其他指示符)执行浮点除法。在一个实例中，装置包括具有浮点算术逻辑单元(ALU)的处理器，浮点算术逻辑单元包括输入检查/输出校正浮点除法逻辑。输入检查/输出校正浮点除法逻辑响应于可由浮点ALU执行的浮点除法修复指令，浮点除法修复指令使输入检查/输出校正浮点除法逻辑检查表示分子的第一输入和表示分母的第二输入以确定是否出现浮点除法的特例。浮点除法修复指令也使输入检查/输出校正浮点除法逻辑基于所确定的浮点除法的特例和表示候选商的第三输入提供表示浮点除法结果的输出。
文档编号G06F9/30GK103180820SQ201180051392
公开日2013年6月26日 申请日期2011年9月2日 优先权日2010年9月3日
发明者詹姆斯·卡宁厄姆, 杰弗里·T·布雷迪, 克里斯托夫·L·斯潘塞 申请人:超威半导体公司