专利名称：基于李氏制约竞争计数编码的异步fifo地址转换电路的制作方法
技术领域：
本发明涉及微电子技术领域，特别是设计一种基于李氏制约竞争计数编码的异步FIFO地址转换电路。
背景技术：
在通讯处理系统中，经常需要进行不同时钟域之间的数据传输。如果是多比特数据的传输，为了保证异步时钟域之间传输时的数据完整性，一种通用的方法是使用异步FIFO，如图I所示，数据在写时钟域中进入缓存，在读时钟域中被读出，为了保证数据缓存的同时写入和读出时数据的一致和完整，在写逻辑和读逻辑中分别对写地址和读地址的相对位置进行逻辑比较，从而判断出缓存的状态(读空或写满)。
由于读时钟的异步，读和写的地址指针需要分别进行时钟域穿越。读地址和写地址的宽度都是多个比特，所以直接的时钟穿越不能解决问题。为此，一种通用的做法是在穿越前(源时钟域内)将二进制地址转换成格雷码(Gray Code),利用格雷码的特性(相邻数字只相差一个比特)进行时钟穿越，在穿越(目标时钟域)后再转换成原来的二进制代码进行比较。李氏编码同格雷码一样，相邻编码间每次只有一位数据发生变化，从而从根本上消除了电路的竞争冒险现象。由于格雷码不是一种权重码，在用于计数时很不方便，没有规律性，即缺乏特征序列，李码本身即为制约竞争计数码且产生便捷，因此用于对异步FIFO进行地址管理比格雷码更有应用价值。李氏编码与B⑶码的比较如下表所示
表I李氏编码与B⑶码的比较
权利要求
1.一种基于李氏制约竞争计数编码的异步FIFO地址转换电路，其特征在于包括基于李氏编码的写逻辑电路、基于李氏编码的读逻辑电路、写地址至读时钟域逻辑电路和读地址至写时钟域逻辑电路，所述基于李氏编码的写逻辑电路包括异步FIFO写地址产生电路、第一李氏编码转BCD码电路及第一读写地址比较逻辑电路，所述基于李氏编码的读逻辑电路包括异步FIFO读地址产生电路、第二李氏编码转B⑶码电路及第二读写地址比较逻辑电路，其中 所述异步FIFO写地址产生电路产生写地址，通过写地址至读时钟域逻辑电路将写地址同步到读时钟域，并传输至基于李氏编码的读逻辑电路中的第二李氏编码转BCD码电路及读写地址比较逻辑电路，产生读空信号； 所述异步FIFO读地址产生电路产生读地址，通过读地址至写时钟域逻辑电路将读地址同步到写时钟域，并传输至基于李氏编码的写逻辑电路中的第一李氏编码转BCD码电路及读写地址比较逻辑电路，产生写满信号。
2.根据权利要求I所述的基于李氏制约竞争计数编码的异步FIFO地址转换电路，其特征在于，所述异步FIFO写地址产生电路包含第一反相反相8位循环移位寄存器、第二反相反相8位循环移位寄存器、第一 5位写地址锁存器、第一初始化预置开关、第二初始化预置开关、第一倒相器、第二倒相器、第三倒相器、第四倒相器、第五倒相器、第六倒相器、第一与门、第二与门和第一异或门，其中 第一反相8位循环移位寄存器的最高位和最低位通过第一倒相器首尾相接，第二反相8位循环移位寄存器的最高位和最低位通过第二倒相器首尾相接； 第二与门的输出端分别接第一反相8位循环移位寄存器和第二反相8位循环移位寄存器的CLK移位控制端口 ； 所述第一反相8位循环移位寄存器被第一初始化预置开关预置为固定的特征序列01111111，所述第二反相8位循环移位寄存器被第二初始化预置开关预置为固定的特征序列 00011100 ； 第一反相8位循环移位寄存器的并行输出最高端通过第一倒相器接其串行输入端，第二反相8位循环移位寄存器的并行输出最高端通过第二倒相器接其串行输入端； 第二反相8位循环移位寄存器并行输出的由低到高的第4位通过第四倒相器和第一 5位写地址锁存器的第四输入端连接，第一反相8位循环移位寄存器并行输出的由低位到高位的第4位通过第三倒相器和第一 5位写地址锁存器的第三输入端连接，第二反相8位循环移位寄存器的最低位和第一 5位写地址锁存器的第二输入端连接，第一反相8位循环移位寄存器的最低位和第一 5位写地址锁存器的第一输入端连接； 第二反相8位循环移位寄存器并行输出的第4位连接第一与门的第二输入端，第一反相8位循环移位寄存器并行输出的第4位连接第一与门的第三输入端，第二反相8位循环移位寄存器的最低位连接第一与门的第一输出端，第一反相8位循环移位寄存器的最低位通过第五倒相器连接第一与门的第四输出端，第一与门的输出端连接第一异或门的第一输入端，第一 5位写地址锁存器的输出端连接第一异或门的第二输入端，第一异或门的输出端连接第一 5位写地址锁存器的第五输入端。
3.根据权利要求I所述的基于李氏制约竞争计数编码的异步FIFO地址转换电路，其特征在于，所述异步FIFO读地址产生电路包含第三反相8位循环移位寄存器、第四反相8位循环移位寄存器、第二 5位读地址锁存器、第三初始化预置开关、第四初始化预置开关、第七倒相器、第八倒相器、第九倒相器、第十倒相器、第十一倒相器、第十二倒相器、第三与门、第四与门和第二异或门，其中 所述第三反相8位循环移位寄存器的最高位和最低位通过第七倒相器首尾相接，第四反相8位循环移位寄存器的最高位和最低位通过第八倒相器首尾相接； 第四与门分别连接第三反相8位循环移位寄存器和第四反相8位循环移位寄存器的CLK移位控制端口 ； 所述第三反相8位循环移位寄存器被第三初始化预置开关预置为固定的特征序列·01111111，所述第四反相8位循环移位寄存器被第四初始化预置开关预置为固定的特征序列 00011100 ； 第三反相8位循环移位寄存器的并行输出最高端通过第七倒相器接其串行输入端，第四反相8位循环移位寄存器的并行输出最高端通过第八倒相器接其串行输入端； 第四反相8位循环移位寄存器并行输出的由低到高的第4位通过第十倒相器和第二 5位读地址锁存器的第四输入端连接，第三反相8位循环移位寄存器并行输出的由低位到高位的第4位通过第九倒相器和第二 5位读地址锁存器的第三输入端连接； 第四反相8位循环移位寄存器并行输出的最低位和第二 5位读地址锁存器的第二输入端连接，第三反相8位循环移位寄存器并行输出的最低位和第二 5位读地址锁存器的第一输入端连接； 第四反相8位循环移位寄存器并行输出的第4位连接第三与门的第二输出端，第三反相8位循环移位寄存器并行输出的第4位通过第十一倒相器连接第三与门的第三输出端，第四反相8位循环移位寄存器并行输出的第0位连接第三与门的第一输出端、第三反相8位循环移位寄存器并行输出的第0位通过第十一倒相器和第三与门的第四输入端相接，第三与门的输出端连接第二异或门的第一输入端，第二 5位读地址锁存器的输出端连接第二异或门的第二输入端，第二异或门的输出端连接第二 5位读地址锁存器的第五输入端。
4.根据权利要求I所述的基于李氏制约竞争计数编码的异步FIFO地址转换电路，其特征在于所述第一李氏编码转BCD码电路包含第一输入寄存器、第一输出寄存器和第一译码逻辑电路，所述第二李氏编码转BCD码电路包含第二输入寄存器、第二输出寄存器和第二译码逻辑电路，其中 所述第一输入寄存器的输入端用于输入待转换的李氏编码，并经同步时钟信号同步后输入第一译码逻辑电路；第一译码逻辑电路将前述经同步的李氏编码进行译码后送入第一输出寄存器； 所述第一输出寄存器还连接有同步时钟信号，并在其控制下输出BCD码；所述第一输出寄存器还连接有能够使电路复位的复位信号； 所述第二输入寄存器的输入端用于输入待转换的李氏编码，并经同步时钟信号同步后输入第二译码逻辑电路；第二译码逻辑电路将前述经同步的李氏编码进行译码后送入第二输出寄存器； 所述第二输出寄存器还连接有同步时钟信号，并在其控制下输出BCD码；所述第二输出寄存器还连接有能够使电路复位的复位信号。
全文摘要
本发明公开了一种基于李氏制约竞争计数编码的异步FIFO地址转换电路，包括基于李氏编码的写逻辑电路、基于李氏编码的读逻辑电路、写地址至读时钟域逻辑电路和读地址至写时钟域逻辑电路。本发明所设计的基于李氏制约竞争计数编码的异步FIFO地址转换电路能够使用李氏制约竞争计数码对深度为16的异步FIFO进行地址转换及管理，简化地址产生电路并提高异步FIFO的可靠性。
文档编号G06F5/06GK102799410SQ20121020252
公开日2012年11月28日 申请日期2012年6月19日 优先权日2012年6月19日
发明者李冰, 章旭东 申请人:东南大学