专利名称：一种系统拓扑结构的制作方法
技术领域：
本发明涉及拓扑结构技术领域，尤其涉及一种系统拓扑结构。
背景技术：
随着计算机技术和集成电路技术的飞速发展，高端服务器系统越来越成为经济社会发展的需要。庞大的数据计算和数据分析，复杂的图形分析和科学预算等信息领域对计算机系统的性能要求越来越高，因此需要构建庞大的计算机系统，以便更好地适应当今各领域的应用需求。但是，越是庞大的计算机系统需要用到的芯片越多，而最终要使用这些芯片，必须将这些芯片与处理器实现交叉互连。
设计芯片时都需要通过现场可编程门阵列(FPGA)来进行验证，只有FPGA验证通过才能制作流片。相关技术中在对设计芯片组时，通常都是与芯片组交叉互连使用的方式相一致，在验证平台中按照交叉互连的方式进行芯片组设计验证。以同构的两套双路服务器互连系统为例，如图I所示，各个CPU的PortO(PO)由FPGAO互连管理，portl(Pl)由FPGAl互连管理，即FPGAO实现的验证芯片组实现两个互连port (PO、Pl)，分别完成CPUO-portO和CPUl-portl的通信管理，FPGAl实现的验证芯片组实现两个互连port (PO、Pl)，分别完成CPUO-portO和CPUl-portl的通信管理。两颗FPGA芯片分别实现两个验证芯片组逻辑。这种交叉互连的验证方式存在以下问题使得拓扑结构复杂化，而复杂的拓扑结构使得硬件设计难度加大，PCB布局布线更加复杂，同时也使信号传输质量变差。尤其是对于庞大的计算机系统，上述问题将更加突出，不断增加的布线层数使研制成本剧增，信号传输质量也更差。
发明内容
本发明要解决的技术问题是提供一种系统拓扑结构，其与交叉互连的拓扑结构相比更加优化。为了解决上述问题，本发明实施例提供了一种系统拓扑结构，其特征在于，该拓扑结构应用于验证平台，其中该拓扑结构中，现场可编程门阵列FPGA实现的一芯片组的一端口的端口逻辑与FPGA实现的另外一芯片组的一端口的端口逻辑互换，使得处理器与FPGA不交叉相连。可选地，该拓扑结构包括一套双路服务器时，第一 FPGA所验证的第一芯片组的第二端口的端口逻辑与第二 FPGA所验证的第二芯片组的第一端口的端口逻辑互换，第一处理器和第二处理器与第一 FPGA和第二 FPGA均不交叉相连。可选地，该拓扑结构包括同构的两套或两套以上双路服务器时，在每一套双路服务器中，第一 FPGA所验证的第一芯片组的第二端口的端口逻辑与第二 FPGA所验证的第二芯片组的第一端口的端口逻辑互换，所有的处理器和所有的FPGA均不交叉相连。
可选地，该拓扑结构包括同构的两套或两套以上双路服务器时，在其中一套或一套以上双路服务器中，第一 FPGA所验证的第一芯片组的第二端口的端口逻辑与第二 FPGA所验证的第二芯片组的第一端口的端口逻辑互换，部分处理器和FPGA不交叉相连，剩余的处理器和FPGA交叉相连。本发明实施例还提供了一种拓扑结构的建立方法，其特征在于，该方法适用于对芯片组进行验证，包括将现场可编程门阵列FPGA实现的一芯片组的一端口的端口逻辑与FPGA实现的另外一芯片组的一端口的端口逻辑互换，使得处理器与芯片组所在的FPGA相连时不交叉。可选地，当该拓扑结构包括一套双路服务器时，将现场可编程门阵列FPGA实现的一芯片组的一端口的端口逻辑与现场可编程门阵列FPGA实现的另外一芯片组的一端口的端口逻辑互换的步骤包括将第一 FPGA所验证的第一芯片组的第二端口的端口逻辑与第二 FPGA所验证的第 二芯片组的第一端口的端口逻辑互换，使得第一处理器和第二处理器与第一 FPGA和第二FPGA均不交叉相连。可选地，当该拓扑结构包括同构的两套或两套以上双路服务器时，将现场可编程门阵列FPGA实现的一芯片组的一端口的端口逻辑与现场可编程门阵列FPGA实现的另外一芯片组的一端口的端口逻辑互换的步骤包括在每一套双路服务器中，将第一 FPGA所验证的第一芯片组的第二端口的端口逻辑与第二 FPGA所验证的第二芯片组的第一端口的端口逻辑互换，使得所有的处理器和所有的FPGA均不交叉相连。可选地，该拓扑结构包括同构的两套或两套以上双路服务器时，将现场可编程门阵列FPGA实现的一芯片组的一端口的端口逻辑与现场可编程门阵列FPGA实现的另外一芯片组的一端口的端口逻辑互换的步骤包括在其中一套或一套以上双路服务器中，将第一 FPGA所验证的第一芯片组的第二端口的端口逻辑与第二 FPGA所验证的第二芯片组的第一端口的端口逻辑互换，使得部分处理器和FPGA不交叉相连，剩余的处理器和FPGA交叉相连。本发明实施例的优化拓扑结构减少了硬件线路的交叉设计，简化了拓扑结构特征；减少PCB布局布线的交叉走线，使硬件实现难度大大降低，有效减少了因总线交叉带来的PCB布线层数；FPGA实现的系统芯片组对CPU传输端口的单独管理，大大提升了系统芯片组代码维护的复杂度；大大缩短了 CPU与FPGA之间高速走线的长度，有效避免了因走线长度带来的对高速信号传输质量的影响。
图I为相关技术的拓扑结构示意图；图2为本发明实施例的一套双路服务器的拓扑结构示意图；图3为本发明实施例的同构的两套双路服务器的拓扑结构示意图之一；图4为本发明实施例的同构的两套双路服务器的拓扑结构示意图之二。
具体实施方式
下面将结合附图及实施例对本发明的技术方案进行更详细的说明。需要说明的是，如果不冲突，本发明实施例以及实施例中的各个特征可以相互结合，均在本发明的保护范围之内。另外，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。本发明的技术方案中，将现场可编程门阵列FPGA实现的一芯片组的一端口的端口逻辑与现场可编程门阵列FPGA实现的另外一芯片组的一端口的端口逻辑互换，使得处理器与现场可编程门阵列FPGA不交叉相连。现有技术中，以同构的双路服务器互连为例，在每一套双路服务器中，第一处理器由第一 FPGA所验证的第一芯片组的第一端口和第二 FPGA所验证的第二芯片组的第一端口互连管理，第二处理器由第一 FPGA所验证的第一芯片组的第二端口和第二 FPGA所验证的第二芯片组的第二端口互连管理。 本发明的一实施例中，拓扑结构包括一套双路服务器，此时第一 FPGA所验证的第一芯片组的第二端口的端口逻辑与第二 FPGA所验证的第二芯片组的第一端口的端口逻辑互换，第一处理器和第二处理器与第一 FPGA和第二 FPGA均不交叉相连。本发明的另一实施例中，拓扑结构包括同构的两套或两套以上双路服务器，此时，在每一套双路服务器中，第一 FPGA所验证的第一芯片组的第二端口的端口逻辑与第二FPGA所验证的第二芯片组的第一端口的端口逻辑互换，所有的处理器和所有的FPGA均不交叉相连。本发明的又一实施例中，拓扑结构包括同构的两套或两套以上双路服务器，此时，在其中一套或一套以上双路服务器中，第一 FPGA所验证的第一芯片组的第二端口的端口逻辑与第二 FPGA所验证的第二芯片组的第一端口的端口逻辑互换，部分处理器和FPGA不交叉相连，剩余的处理器和FPGA交叉相连。本发明实施例还提供了与上述拓扑结构相对应的一种拓扑结构的建立方法，该方法适用于对芯片组进行验证，包括将现场可编程门阵列FPGA实现的一芯片组的一端口的端口逻辑与现场可编程门阵列FPGA实现的另外一芯片组的一端口的端口逻辑互换，使得处理器与芯片组所在的现场可编程门阵列FPGA相连时不交叉。上述实施方式同样适用于一套服务器中处理器与FPGA的数目不相同的情况，这种情况下，只要将现场可编程门阵列FPGA实现的一芯片组的一端口的端口逻辑与现场可编程门阵列FPGA实现的另外一芯片组的一端口的端口逻辑互换，使得处理器与现场可编程门阵列FPGA不交叉相连即可实现本发明，至于具体的操作方法，在本发明实施例所公开的内容的基础上，对于本领域技术人员来说是很容易实现的，在此不再赘述。总之，在本发明实施例优化的系统拓扑结构中，充分考虑FPGA芯片逻辑可修改可重复的特性，将内部同构端口逻辑转移，使第一 FPGA实现的验证芯片组实现两个互连，分别完成第一处理器到第一端口和第一处理器到第二端口的通信管理，第二 FPGA实现的验证芯片组实现两个互连，分别完成第二处理器到第一端口和第二处理器到第二端口的通信管理。以此实现的端口逻辑对等转移策略时交叉布线的硬件设计得以改善，大大简化了系统拓扑结构设计，并且有效避免了因高速信号走线长度带来的对信号传输质量的影响。双路服务器系统的同构特性，以及同构的逻辑转移实现方法，使多套双路服务器系统的外部互连并未发生改变，因此大大减少了系统调试验证的复杂度。该优化拓扑结构减少了硬件线路的交叉设计，简化了拓扑结构特征；减少PCB布局布线的交叉走线，使硬件实现难度大大降低，有效减少了因总线交叉带来的PCB布线层数；FPGA实现的系统芯片组对CPU传输端口的单独管理，大大提升了系统芯片组代码维护的复杂度；大大缩短了 CPU与FPGA之间高速走线的长度，有效避免了因走线长度带来的对高速信号传输质量的影响。下面用本发明的一个应用示例进一步加以说明。应用实例一该应用实例中，有一套双路服务器，如图2所示，与图I相比，该应用实例中，将系统芯片组0的端口 Pl的端口逻辑与系统芯片组I的PO的端口逻辑进行互换，互换以后，CPUO的两个端口均由FPGAO互连管理，CPUl的两个端口也均由FPGAl互连管理，该拓扑结构中不再出现交叉，这种不交叉的拓扑结构将会降低硬件设计难度加大，PCB布局布线变得·简单，同时也使信号传输质量与交叉的拓扑结构相比变好。应用实例二该应用实例中，有同构的两套双路服务器，如图3所示，每一套双路服务器中，将系统芯片组0的端口 Pl的端口逻辑与系统芯片组I的PO的端口逻辑进行互换，互换以后，CPUO的两个端口均由FPGAO互连管理，CPUl的两个端口也均由FPGAl互连管理，该拓扑结构中不再出现交叉，这种不交叉的拓扑结构将会降低硬件设计难度加大，PCB布局布线变得简单，同时也使信号传输质量与交叉的拓扑结构相比变好。应用实例三该应用实例中，有同构的两套双路服务器，如图4所示，在其中一套双路服务器中，将系统芯片组0的端口 Pl的端口逻辑与系统芯片组I的PO的端口逻辑进行互换，互换以后，CPUO的两个端口均由FPGAO互连管理，CPUl的两个端口也均由FPGAl互连管理；在两外一套双路服务器中，按照现有的交叉连接。这种部分交叉，部分不交叉的拓扑结构与完全交叉的拓扑结构相比，也会降低硬件设计难度加大，PCB布局布线变得简单，同时也使信号传输质量与交叉的拓扑结构相比变好。本领域普通技术人员可以理解上述方法中的全部或部分步骤可通过程序来指令相关硬件完成，所述程序可以存储于计算机可读存储介质中，如只读存储器、磁盘或光盘等。可选地，上述实施例的全部或部分步骤也可以使用一个或多个集成电路来实现。相应地，上述实施例中的各模块/单元可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。本发明不限制于任何特定形式的硬件和软件的结合。当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明的权利要求的保护范围。
权利要求
1.一种系统拓扑结构，其特征在于，该拓扑结构应用于验证平台，其中 该拓扑结构中，现场可编程门阵列FPGA实现的一芯片组的一端口的端口逻辑与FPGA实现的另外一芯片组的一端口的端口逻辑互换，使得处理器与FPGA不交叉相连。
2.如权利要求I所述的拓扑结构，其特征在于该拓扑结构包括一套双路服务器时，第一 FPGA所验证的第一芯片组的第二端口的端口逻辑与第二 FPGA所验证的第二芯片组的第一端口的端口逻辑互换，第一处理器和第二处理器与第一 FPGA和第二 FPGA均不交叉相连。
3.如权利要求I所述的拓扑结构，其特征在于该拓扑结构包括同构的两套或两套以上双路服务器时，在每一套双路服务器中，第一 FPGA所验证的第一芯片组的第二端口的端口逻辑与第二 FPGA所验证的第二芯片组的第一端口的端口逻辑互换，所有的处理器和所有的FPGA均不交叉相连。
4.如权利要求I所述的拓扑结构，其特征在于该拓扑结构包括同构的两套或两套以上双路服务器时，在其中一套或一套以上双路服务器中，第一 FPGA所验证的第一芯片组的第二端口的端口逻辑与第二 FPGA所验证的第二芯片组的第一端口的端口逻辑互换，部分处理器和FPGA不交叉相连，剩余的处理器和FPGA交叉相连。
5.一种拓扑结构的建立方法，其特征在于，该方法适用于对芯片组进行验证，包括 将现场可编程门阵列FPGA实现的一芯片组的一端口的端口逻辑与FPGA实现的另外一芯片组的一端口的端口逻辑互换，使得处理器与芯片组所在的FPGA相连时不交叉。
6.如权利要求5所述的建立方法，其特征在于当该拓扑结构包括一套双路服务器时，将现场可编程门阵列FPGA实现的一芯片组的一端口的端口逻辑与现场可编程门阵列FPGA实现的另外一芯片组的一端口的端口逻辑互换的步骤包括 将第一 FPGA所验证的第一芯片组的第二端口的端口逻辑与第二 FPGA所验证的第二芯片组的第一端口的端口逻辑互换，使得第一处理器和第二处理器与第一 FPGA和第二 FPGA均不交叉相连。
7.如权利要求I所述的拓扑结构，其特征在于当该拓扑结构包括同构的两套或两套以上双路服务器时，将现场可编程门阵列FPGA实现的一芯片组的一端口的端口逻辑与现场可编程门阵列FPGA实现的另外一芯片组的一端口的端口逻辑互换的步骤包括 在每一套双路服务器中，将第一 FPGA所验证的第一芯片组的第二端口的端口逻辑与第二 FPGA所验证的第二芯片组的第一端口的端口逻辑互换，使得所有的处理器和所有的FPGA均不交叉相连。
8.如权利要求I所述的拓扑结构，其特征在于该拓扑结构包括同构的两套或两套以上双路服务器时，将现场可编程门阵列FPGA实现的一芯片组的一端口的端口逻辑与现场可编程门阵列FPGA实现的另外一芯片组的一端口的端口逻辑互换的步骤包括 在其中一套或一套以上双路服务器中，将第一 FPGA所验证的第一芯片组的第二端口的端口逻辑与第二 FPGA所验证的第二芯片组的第一端口的端口逻辑互换，使得部分处理器和FPGA不交叉相连，剩余的处理器和FPGA交叉相连。
全文摘要
一种系统拓扑结构和一种拓扑结构的建立方法，该拓扑结构应用于验证平台，其中该拓扑结构中，现场可编程门阵列FPGA实现的一芯片组的一端口的端口逻辑与FPGA实现的另外一芯片组的一端口的端口逻辑互换，使得处理器与FPGA不交叉相连。该拓扑结构与交叉互连的拓扑结构相比更加优化。
文档编号G06F15/16GK102799559SQ20121026457
公开日2012年11月28日 申请日期2012年7月27日 优先权日2012年7月27日
发明者王恩东, 胡雷钧, 李仁刚 申请人:浪潮(北京)电子信息产业有限公司