专利名称：一种用于pxi智能测试平台设备的集成触发路由装置的制作方法
技术领域：
本发明涉及分布式测试总线中的触发路由技术领域，具体涉及一种用于PXI智能测试平台设备的集成触发路由装置。
背景技术：
针对分布式测试总线而言，触发路由是一项非常重要的功能。触发路由即将一个触发源路由到触发终端，通过触发路由可以实现事件间的传递。该功能对多模块间同步尤为重要，如实现多通道逻辑分析仪、多通道高速采集卡、多通道任意波形发生器等。PXI仪器设备的触发信号主要用于多模块间的同步触发及时钟传输，其定义了一些标准触发协议以方便互操作性，如TTL总线触发、星形触发、差分触发等等。下面简单介绍下PXI仪器设备中几种常见的触发方式TTL总线触发由8根总线PXI_TRIG
组成，触发线高度灵活，可以按不同方式使用。比如触发器可用于多个不同PXI外设模块之间的同步操作，也可利用一个模块精确地控制系统中其他模块操作执行的定时顺序。触发信号可从一个模块传递到另一个模块，容许对正在监控或控制的异步外部事件产生精确的定时响应。星型触发在系统定时插槽和其他外设插槽之间实现了一条专用触发线PXI_STAR。星型触发控制器安装在定时插槽中，为其他外设模块提供非常精确的触发信号。每个外设插槽包含一个独立的触发器，该触发信号按照星型方式从星形触发插槽中导出，通过触发路由送给其他外设插槽。差分触发由PXIe_DSTARA、PXIe_DSTARB、PXIe_DSTARC三对差分信号组成，在系统定时插槽和外设插槽之间采用差分点对点连接。这三对信号在每个外设插槽和系统定时插槽之间均有独立的差分对。PXIe_DSTARA被设计用来从系统定时插槽向外围设备分发高速度、高质量的时钟信号；PXIe_DSTARB被设计用来从系统定时插槽向外围设备分发高速度、高质量的触发信号；PXIe_DSTARC被设计用来从外围设备向系统定时插槽发送高速度、高质量的触发或时钟信号。目前，上述常见的触发方式的通常是单独使用，不能灵活切换，而且触发方式的种类也不全。此外，差分触发方式下仅存在三对信号，其中定时插槽向外围设备分发信号线两对，外围设备向系统定时插槽发送信号线一对，不能满足更灵活的需求。
发明内容
有鉴于此，本发明提供了一种用于PXI智能测试平台设备的集成触发路由装置，集成了 6种触发方式，触发类型全面，使用灵活。而且，本装置不仅兼容PXI标准定义的TTL总线触发以及星形触发，同时改进了 PXIe标准定义的差分触发方式，将原有的3对触发信号扩展为6对，可以传输三种信号，满足更灵活的需求。此外，还通过GPS模块获取到的原子钟时间信息，实现更高精度的时钟同步触发。为了解决上述技术效果，本发明是这样实现的
一种用于PXI智能测试平台设备的集成触发路由装置，该PXI智能测试平台设备的背板上设有η个外设插槽，η为正整数；该集成触发路由装置包括设置在PXI智能测试平台设备上的FPGA和设置在背板上的扇出模块；FPGA通过三类信号线连接背板上的外设插槽，包括TTL触发总线、星型触发线和差分触发线；其中，TTL触发总线为8根记为PXI_TRIG
，每根触发总线通过背板分别送给所有外设插槽；星型触发线PXI_STAR为一根，其连接到背板上的第一扇出模块，第一扇出模块将星型触发线扇出η路到η个外设插槽上；差分触发线包括3对差分输出线DiffA、DiffB、DiffD，以及η组差分输入线，三对差分输出线以对为单位一对一地连接到背板上的三块差分信号扇出模块，每个差分信号扇出模块将差分信号扇出η路一对一的连接到η个外设插槽上，每组差分输入线对应一个外设插槽，连接对应的外设插槽和FPGA ;每组输入线包括3对差分线DifTC、DiffE, DiffF ；FPGA还连接系统控制器软件、GPS模块和外部接口 ；FPGA中划分出触发路由模块和存储模块，存储模块中存有触发源列表和触发终端列表；其中，触发源列表存储14类触发源，包括软件触发源、外部触发源、8个TTL触发源、三个差分触发源和GPS时钟触发源；触发源列表存储14类触发终端，包括外部触发终端、8个TTL触发终端、三个差分触发终端、星形触发终端；触发路由模块根据外部输入，建立触发源和触发终端的配对关系；当选定一组当前使用的配对关系时，根据选定的配对关系将触发源导出到触发终端。有益效果本发明集成路由装置集成了 TTL总线触发、星形触发、差分触发、GPS时钟触发，以及外部触发等多种触发方式，并且通过FPGA触发路由逻辑算法可实现多种触发方式间的路由，进而实现多个模块间的同步触发功能。本装置不仅兼容PXI标准定义的TTL总线触发以及星形触发方式，同时改进了PXIe标准定义的差分触发方式，将原有的3对触发触发信号扩展为6对，增加了其使用灵活性。此外，还可通过GPS接收机获取到的精确的GPS时间信息，实现更高精度的时钟同步触发。
图I为本发明的总体结构示意图。图2为TTL总线触发示意图。图3为星形触发示意图。图4为差分触发示意图。
具体实施例方式下面结合附图并举实施例，对本发明进行详细描述。本发明提供了一种用于PXI智能测试平台设备的集成触发路由装置。PXI测试设备通常采用在背板上插接PXI板卡实现。本发明所涉及的PXI智能测试平台设备，其特点是插设于背板系统槽中的系统控制板卡上集成了通常意义上的系统控制器和定时模块，其中系统控制器用于为各种测试应用提供操作环境，可通过操控总线实现与其他外设模块间的命令以及数据交互，定时模块用于向其他外设插槽提供各种时钟信号(在常规技术当中，控制器板卡是插设在系统槽中，时间板卡是插设在时间槽中的)。系统控制板卡上采用FPGA完成定时模块的功能以及与控制器的连接，还有一些附加的其他功能。本发明用于PXI智能测试平台设备的集成触发路由装置涉及到系统控制板卡上的FPGA和背板。背板上设有η个插槽，η为正整数。本实施例中，以插槽数量η=4为例。如图I所示，本发明的集成触发路由装置集成触发路由包括所述FPGA和设置在背板上的4块扇出模块。FPGA通过三类信号线连接背板上的外设插槽，包括TTL触发总线、星型触发线和差分触发线。其中，I)如图2所示，TTL触发总线为8根记为PXI_TRIG
，每根触发总线的一端连接FPGA，另一端通过背板分别送给所有外设插槽。那么，系统控制器与外设板卡共同拥有总线操控权，任意外设板卡均可发送总线请求信号，同时响应来自其他板卡的总线触发信号，通过任意一根触发总线均可实现多板卡间的同步触发功能。2)如图3所示，星型触发线PXI_STAR为一根，其一端连接到FPGA，另一端连接到背板上的第一扇出模块，第一扇出模块将星型触发线扇出4路到4个外设插槽上，从而能够实现多个外设板卡间的同步触发功能。3)如图4所示，对与4个外设插槽的背板来说，针对差分触发线设有三个扇出模块，分别是I个LVPECL扇出模块、2个LVDS扇出模块。差分触发线包括6类，分别是PXIe_DiffA PXIe_DiffF，其中，PXIe_DiffA、PXIe_DiffB、PXIe_DiffD 是 PXI 协议原有的差分对，PXIe_DiffC、PXIe_DiffE、PXIe_DiffF 是本发明新增的信号。其中，差分对信号PXIe_DiffA、PXIe_DiffB、PXIe_DiffD是3对差分输出线，由FPGA提供给外设插槽，通常提供高质量触发信号。三对差分输出线以对为单位一对一地连接到背板上的三块差分信号扇出模块，每个差分信号扇出模块将差分信号扇出到4个外设插槽上，图4中未示全连接关系。同时，差分对信号PXIe_DiffC、PXIe_DiffE、PXIe_DiffF是一组差分输入线，每组差分输入线对应一个外设插槽，连接对应的外设插槽和FPGA。本实施例中，包括4组差分输入线。通常情况下，一个外设板卡充当主模块功能，主模块将高速差分时钟和触发信号传递给FPGA，经由FPGA的逻辑判断将传递到背板上的扇出模块将信号扇出，每个功能板卡都将接收到扇出后的时钟和触发信号，可实现多个外设模块间的同步触发功能。而且，本发明增加了一对差分输出线和两对差分输入线，可以同时定义它们传输更多类型的信号(虽然不能同时传送，但是可以同时定义)，例如触发信号、100M时钟、200M时钟，从而为灵活应用提供了基础。在FPGA中可以灵活地设计逻辑判断，针对当前差分触发源DiffC、DiffE、DiffF的不同组合，执行相应的动作。设，DiffC、DiffE、DiffF由4个槽位的DiffCn、DiffEn、DiffFn，n=l、2、3、4。组合关系为“&”(与)或“I”(或)，如下都是合法的组合逻辑DiffCl=DiffCl & DiffC2 & DiffC3 & DiffC4DiffC=DiffCl & DiffC2
DiffC=DiffCl & DiffC2 & DiffC3DiffC=DiffC3 & DiffC4DiffC=DiffClIDiffC2|DiffC3|DiffC4DiffC=DiffCl I DiffC2DiffC=DiffCl|DiffC2|DiffC3DiffC=DiffC3|DiffC4以DiffC=DiffCl & DiffC2为例，当插槽I和插槽2同时通过差分线DiffC发来请求时，FPGA检测到触发源组合为Diffl & DiffC2，则查找相应的处理动作，并执行。如图I所示，FPGA还连接控制器软件、GPS模块和外部接口。其中，GPS模块可以设置在系统控制板卡上，也可以设置在外设板卡上，如果设置在外设板卡上，则FPGA通过背板上的走线与外设板卡上的GPS模块连接。借助GPS模块获取到的精确GPS时间，将其作为时钟同步触发源路由给其他外设插槽，或者，当GPS时间等于设定的时间值时，产生触发输出信号，实现多个外设模块间的同步触发功能。此外，借助设备本身的外部触发I/O接口，接入触发源通过触发路由传递给其他外设插槽，实现多个外设模块间的同步触发。FPGA中划分出触发路由模块和存储模块，存储模块中存有触发源列表和触发终端列表；其中，触发源列表存储14类触发源，包括软件触发源、外部触发源、8个TTL触发源、三个差分触发源和GPS时钟触发源，参见表I ;触发源列表存储14类触发终端，包括外部触发终端、8个TTL触发终端、三个差分触发终端、星形触发终端，参见表2。表I触发源定义及编码
权利要求
1.一种用于PXI智能测试平台设备的集成触发路由装置，该PXI智能测试平台设备的背板上设有η个外设插槽，η为正整数；其特征在于，该集成触发路由装置包括设置在PXI智能测试平台设备上的FPGA和设置在背板上的扇出模块； FPGA通过三类信号线连接背板上的外设插槽，包括TTL触发总线、星型触发线和差分触发线； 其中，TTL触发总线为8根记为PXIjRIG
，每根触发总线通过背板分别送给所有外设插槽； 星型触发线PXI_STAR为一根，其连接到背板上的第一扇出模块，第一扇出模块将星型触发线扇出η路到η个外设插槽上； 差分触发线包括3对差分输出线DiffA、DiffB、DiffD，以及η组差分输入线，三对差分输出线以对为单位一对一地连接到背板上的三块差分信号扇出模块，每个差分信号扇出模块将差分信号扇出η路一对一的连接到η个外设插槽上，每组差分输入线对应一个外设插槽，连接对应的外设插槽和FPGA ;每组输入线包括3对差分线DiffC、DiffE, DiffF ； FPGA还连接系统控制器软件、GPS模块和外部接口 ； FPGA中划分出触发路由模块和存储模块，存储模块中存有触发源列表和触发终端列表；其中，触发源列表存储14类触发源，包括软件触发源、外部触发源、8个TTL触发源、三个差分触发源和GPS时钟触发源；触发源列表存储14类触发终端，包括外部触发终端、8个TTL触发终端、三个差分触发终端、星形触发终端； 触发路由模块根据外部输入，建立触发源和触发终端的配对关系；当选定一组当前使用的配对关系时，根据选定的配对关系将触发源导出到触发终端。
全文摘要
本发明公开了一种用于PXI智能测试平台设备的集成触发路由装置，其上的FPGA通过三类信号线连接背板上的外设插槽，包括TTL触发总线、星型触发线和差分触发线；其中，差分触发线包括3对差分输出线以及n组差分输入线；FPGA还连接系统控制器软件、GPS模块和外部接口；FPGA中划分出触发路由模块和存储模块，存储模块中存有触发源列表和触发终端列表；触发路由模块根据外部输入，建立触发源和触发终端的配对关系；当选定一组当前使用的配对关系时，根据选定的配对关系将触发源导出到触发终端。本发明集成了6种触发方式，触发类型全面，使用灵活。
文档编号G06F11/267GK102929758SQ20121042132
公开日2013年2月13日 申请日期2012年10月29日 优先权日2012年10月29日
发明者周庆飞, 王石记, 安佰岳, 李洋, 杜影 申请人:北京航天测控技术有限公司