基于fpga的伪随机序列发生器及其生成方法
【专利摘要】本发明实施例提供了一种基于FPGA的伪随机序列发生器及其生成方法，所述的伪随机序列发生器包括控制单元、时钟单元以及FPGA，其中，所述的控制单元，用于采集用户输入的伪随机序列参数，根据所述的伪随机序列参数生成用户指令，并将所述的用户指令发送至所述的FPGA；所述的时钟单元，用于向所述的FPGA提供时钟脉冲；所述的FPGA具体包括：处理器接口、周期累加器、伪随机序列生成单元、边沿生成单元以及序列成形单元。以FPGA作为主要功能部件，辅以少量的模拟器件，解决了现有技术中的伪随机序列发生器产生的码元速率的分辨率和精确度均较差的技术问题。
【专利说明】基于FPGA的伪随机序列发生器及其生成方法
【技术领域】
[0001]本发明关于测试测量【技术领域】，特别是关于信号发生技术，具体的讲是一种基于FPGA的伪随机序列发生器及其生成方法。
【背景技术】
[0002]伪随机序列发生器属于信号发生器的一种，可产生伪随机序列(Pseudo-RandomBinary Sequence, PRBS)，其在信息安全、数字网络、移动通信、导航、雷达和保密通信、通信系统性能的测量领域中有着广泛的应用。伪随机序列是一种可以预先确定并可以重复产生和复制，且具有随机统计特性的二进制码序列。
[0003]m序列是最大长度线性反馈移位寄存器序列的简称，属于伪随机序列的一种。m序列具有白噪声采样序列的统计特性，同时又便于重复产生和处理，因此它的应用最为成熟和广泛。伪随机序列有多种实现方式，图1以m序列为例，说明产生伪随机序列的基本原理。N个寄存器构成N阶移位寄存器，N称为m序列的序列阶数。在参考时钟elk控制下，各级寄存器的输出为，反馈单元将公式I的输出反馈给第I级寄存器。其中，Ci称为反馈系数，其值为O或1，反馈系数不同，X1^1就产生不同序列顺序的m序列。公式I如下所示:
【权利要求】
1.一种基于FPGA的伪随机序列发生器，其特征是，所述的伪随机序列发生器包括控制单元、时钟单元以及FPGA, 其中，所述的控制单元，用于采集用户输入的伪随机序列参数，根据所述的伪随机序列参数生成用户指令，并将所述的用户指令发送至所述的FPGA ； 所述的时钟单元，用于向所述的FPGA提供时钟脉冲； 所述的FPGA具体包括: 处理器接口，用于解析所述的用户指令，得到伪随机序列参数，所述的伪随机序列参数包括频率控制字、序列阶数、反馈系数、边沿幅度系数以及边沿时间阈值； 周期累加器，用于根据所述的时钟脉冲以及所述的频率控制字生成相码； 伪随机序列生成单元，用于根据所述的反馈系数以及所述的相码生成伪随机序列；边沿生成单元，用于根据所述的相码、所述的伪随机序列以及所述的边沿幅度系数构造所述伪随机序列的上边沿以及下边沿； 序列成形单元，用于根据所述的相码、所述的上边沿以及下边沿、所述的伪随机序列生成边沿时间可控的数字化的伪随机序列。
2.根据权利要求1所述的伪随机序列发生器，其特征是，所述的伪随机序列发生器还包括数模转换器，用于将所述数字化的伪随机序列转换为模拟形式的伪随机序列。
3.根据权利要求2所述的伪随机序列发生器，其特征是，所述的伪随机序列发生器还包括模拟电路，用于将所述模拟形式的伪随机序列进行滤波、衰减、放大处理后输出。
4.根据权利要求1所述的伪随机序列发生器，其特征是，所述的FPGA还包括时钟管理单元，用于接收所述的时钟脉`冲，将所述的时钟脉冲转换为高频的时钟脉冲后提供至所述的 FPGA。
5.根据权利要求1或3所述的伪随机序列发生器，其特征是，所述的周期累加器具体包括: 时钟脉冲接收单元，用于接收所述的时钟脉冲； 第一判断单元，用于根据所述的时钟脉冲判断上升沿是否到来，当判断为是时，执行相码生成单元； 所述的相码生成单元，用于累加所述的频率控制字以生成相码； 发送单元，用于将所述相码的低M位发送至所述的边沿生成单元； 第二判断单元，用于判断所述相码的低M位是否超过(2m-1)，当判断为是时，执行移位使能信号生成单元； 所述的移位使能信号生成单元，用于生成移位使能信号，并将所述的移位使能信号发送至所述的伪随机序列生成单元。
6.根据权利要求5所述的伪随机序列发生器，其特征是，所述的伪随机序列生成单元具体包括: 时钟脉冲接收单元，用于接收所述的时钟脉冲； 移位使能信号接收单元，用于接收所述的移位使能信号； 第一判断单元，用于根据所述的时钟脉冲判断上升沿是否到来，当判断为是时，执行第二判断单元； 所述的第二判断单元，用于判断所述的移位使能信号是否为高电平，当判断为是时，执行生成单元； 所述的生成单元，用于产生一比特的伪随机序列。
7.根据权利要求1或6所述的伪随机序列发生器，其特征是，所述的边沿生成单元具体包括: 码元标志位生成单元，用于比较所述的伪随机序列的相邻码元以得到码元标志位； 码元标志位发送单元，用于将所述的码元标志位发送至所述的序列成形单元； 系数调整单元，用于根据所述的码元标志位对所述的边沿幅度系数进行系数调整；边沿构造单元，用于将所述相码的低M位与调整后的边沿幅度系数相乘以构造所述伪随机序列的上边沿以及下边沿。
8.根据权利要求7所述的伪随机序列发生器，其特征是，所述的系数调整单元具体包括: 判断单元，用于判断所述的码元标志位对应的前后码元是否处于上升时间范围内，当判断为是时，执行反向处理单元，否则执行系数保留单元； 所述的反向处理单元，用于将所述的边沿幅度系数进行反相处理； 所述的系数保留单元，用于保留所述的边沿幅度系数。
9.根据权利要求7所述的伪随机序列发生器，其特征是，所述的序列成形单元具体包括:` 边沿标志位生成单元，用于比较所述相码的低M位与所述的边沿时间阈值，得到边沿标志位； 码元标志位接收单元,用于接收所述的码元标志位； 幅值确定单元，用于根据所述的边沿标志位、所述的上边沿以及下边沿、所述的码元标志位确定伪随机序列的幅值； 序列生成单元，用于根据所述的幅值以及所述的伪随机序列生成边沿时间可控的数字化的伪随机序列。
10.一种基于FPGA的伪随机序列生成方法，其特征是，所述的方法具体包括: 采集用户输入的伪随机序列参数，所述的伪随机序列参数包括频率控制字、序列阶数、反馈系数、边沿幅度系数以及边沿时间阈值； 采集时钟单元提供的时钟脉冲； 根据所述的时钟脉冲以及所述的频率控制字生成相码； 根据所述的反馈系数以及所述的相码生成伪随机序列； 根据所述的相码、所述的伪随机序列以及所述的边沿幅度系数构造所述伪随机序列的上边沿以及下边沿； 根据所述的相码、所述的上边沿以及下边沿、所述的伪随机序列生成边沿时间可控的数字化的伪随机序列。
11.根据权利要求10所述的方法，其特征是，所述的方法还包括将所述数字化的伪随机序列转换为模拟形式的伪随机序列。
12.根据权利要求11所述的方法，其特征是，所述的方法还包括将所述模拟形式的伪随机序列进行滤波、衰减、放大处理后输出。
13.根据权利要求10所述的方法，其特征是，所述的方法还包括将所述的时钟脉冲转换为高频的时钟脉冲。
14.根据权利要求10或12所述的方法，其特征是，根据所述的时钟脉冲以及所述的频率控制字生成相码具体包括: 根据所述的时钟脉冲判断上升沿是否到来； 当判断为是时，累加所述的频率控制字以生成相码。
15.根据权利要求10或12所述的方法，其特征是，根据所述的反馈系数以及所述的相码生成伪随机序列具体包括: 判断所述相码的低M位是否超过2m-1 ； 当判断为是时，生成移位使能信号； 根据所述的时钟脉冲判断上升沿是否到来； 当判断为是时，继续判断所述的移位使能信号是否为高电平； 当判断为是时，产生一比特的伪随机序列。
16.根据权利要求10所述的方法，其特征是，根据所述的相码、所述的伪随机序列以及所述的边沿幅度系数构造所述伪随机序列的上边沿以及下边沿具体包括: 比较所述的伪随机序列的相邻码元以得到码元标志位； 根据所述的码元标志位对所述的边沿幅度系数进行系数调整；` 将所述相码的低M位与调整后的边沿幅度系数相乘以构造所述伪随机序列的上边沿以及下边沿。
17.根据权利要求16所述的方法，其特征是，根据所述的码元标志位对所述的边沿幅度系数进行系数调整具体包括: 判断所述的码元标志位对应的前后码元是否处于上升时间范围内； 当判断为是时，将所述的边沿幅度系数进行反相处理； 否则，保留所述的边沿幅度系数。
18.根据权利要求16所述的方法，其特征是，根据所述的相码、所述的上边沿以及下边沿、所述的伪随机序列生成边沿时间可控的数字化的伪随机序列具体包括: 比较所述的伪随机序列的相邻码元以得到码元标志位； 根据所述的边沿标志位、所述的上边沿以及下边沿、所述的码元标志位确定伪随机序列的幅值； 根据所述的幅值以及所述的伪随机序列生成边沿时间可控的数字化的伪随机序列。
【文档编号】G06F7/58GK103870238SQ201210528488
【公开日】2014年6月18日 申请日期:2012年12月10日 优先权日:2012年12月10日
【发明者】丁新宇, 王悦, 王铁军, 李维森 申请人:北京普源精电科技有限公司