专利名称：一种pcb主板的制作方法
技术领域：
本实用新型涉及内存装置，尤其涉及一种降低因内存拓扑变更产生的风险的PCB主板。
背景技术：
随着嵌入式系统的发展，DDR3内存颗粒的使用越来越多，DDR3内存颗粒由于制程技术的提升，使用DDR3内存颗粒成本低、速度快和功耗低，这些优点使得DDR3内存颗粒在嵌入式系统中得到越来越多的应用。DDR3内存颗粒的拓扑方式主要有两种，一种是T型拓扑，一种是Fly-by拓扑。T型拓扑结构的内存颗粒离主CPU芯片距离非常短，因此信号质量很好，因此很多主CPU厂家推荐客户使用的内存拓扑为T型拓扑结构。对于装有类型为1.MX6Q/1.MX6D的CPU的PCB主板，其内存装置现有技术使用的是T型拓扑结构。但是T型拓扑对此种PCB主板生产型厂家来说，不止PCB走线水平要提升，生产工艺也要提升，后续维修的成本也要提升。因此这种拓扑并不是很适合小厂家的制作。
实用新型内容本实用新型主要解决的技术问题是提供一种便于生产加工的使用1.MX6Q/1.MX6D类型的CPU的PCB主板。为解决上述技术问题，本实用新型采用的一个技术方案是:提供一种PCB主板，包括=CPU及与CPU电连接的内存装置，所述CPU的类型为1.MX6Q/1.MX6D，所述内存装置的拓扑结构为Fly-by拓扑结构。其中，所述内存装置包括:PCB底板，其上设有通孔；多个内存芯片，包括一首内存芯片、多个中间内存芯片及一尾内存芯片，所述内存芯片设于所述PCB底板的正面；与所述内存芯片 对应的内存电源，设有去I禹电容，所述内存芯片与所述去率禹电容连接，所述去耦电容设置于所述PCB底板的背面且通过所述通孔与内存芯片电连接；第一控制/地址线，其一端连接至所述首内存芯片，另一端接收来自相应信号线的控制信号；第二控制/地址线，将所述首内存芯片与一中间内存芯片相连、将另一中间内存芯片与尾内存芯片相连并将相邻的中间内存芯片相连，且连接所述这些内存芯片的第二指令/地址线长度等长；匹配电阻，与所述尾内存芯片电连接；以及，VTT终端器，其与所述匹配电阻电连接。其中，所述内存装置还包括与CPU电连接的内存控制器，连接于所述第一控制/地址线的另一端。[0015]其中，所述内存芯片为第三代双通道同步动态随机存储器。其中，所述内存装置的差分时钟线的匹配阻抗电路包括:第一电阻，其阻值为50欧姆，一端连接于正差分时钟线；第二电阻，其阻值为50欧姆，一端连接所述第一电阻的另一端，另一端连接负差分时钟线；以及一 104电容，其一端连接于所述第一电阻、第二电阻的公共节点处，另一端连接至外接电源。本实用新型的有益效果是:使用本技术方案提供的PCB主板，能够将使用1.MX6Q/
1.MX6D类型CPU的不便加工的T型拓扑的主板换为便于加工的Fly-by拓扑，通过本技术方案提供的内存装置拓扑结构，使PCB走线难度降低，走线空间变大，难度降低，且后续维修维护成本低，解决了现在技术中提到的诸多不足。
图1是本实用新型一实施方式中内存装置的架构示意图；图2是本实用新型另一实施方式中内存装置的结构示意图。标号说明:100-内存装置；101-内存控制器；102-内存芯片，1021-首内存芯片，1022-中间内存芯片，1023-尾内存芯片；103-第一控制/地址线；105-第二控制/地址线；106-VTT 终端器。
具体实施方式
为详细说明本实用新型的技术内容、构造特征、所实现目的及效果，以下结合实施方式并配合附图详予说明。本实用新型具体提供一种PCB主板，包括:CPU及与CPU电连接的内存装置100，所述CPU的类型为1.MX6Q/1.MX6D，所述内存装置的拓扑结构为Fly-by拓扑结构。请参阅图1及图2，本实施方式提供一种内存装置，包括:内存控制器101、多个内存芯片102、内存电源、第一控制/地址线103、第二控制/地址线105、VTT终端器106及与所述VTT终端器106相连接的匹配电阻。所述内存装置还包括PCB底板，其上设置有上述多个内存芯片102、内存电源、第一控制/地址线103、第二控制/地址线105、VTT终端器106及与所述VTT终端器106相连接的匹配电阻。所述PCB底板包括正面、背面，其上设有通孔。在本实施方式中，多个内存芯片102设于所述PCB底板的正面(即背景技术中提到的内存颗粒)，包括一首内存芯片1021、多个中间内存芯片1022及一尾内存芯片1023 ；具体的，图1中所示的实施方式中内存芯片102的具体类型为第三代双通道同步动态随机存储器DDR3，具有4个:DDR3SDRAM0 DDR3SDRAM3，其中，首内存芯片1021为DDR3SDRAM0、多个中间内存芯片1022为DDR3SDRAM1 DDR3SDRAM2及尾内存芯片1023为DDR3SDRAM3。多个内存电源，与所述内存芯片102—一对应连接，每个内存电源设有与内存芯片电连接的去耦电容，所述去耦电容均匀分布在内存装置的PCB底板上。在具体的实施方式中，内存芯片102在PCB底板的同一面(正面)放置，去耦电容放置在PCB底板的另一面(背面)，即PCB底板的正面放置内存芯片102，背面放置去耦电容。所述去耦电容通过PCB底板上的通孔与内存芯片102电连接。为能够去耦效果更好，去耦电容与内存芯片102的位置正好相对，这样也能够更大限度的降低PCB走线难度。第一控制/地址线103，其一端连接至所述首内存芯片1021，另一端与内存控制器101连接，接收来自CPU的控制信号。内存控制器101与CPU电连接，将CPU发出的控制通过第一控制/地址线103传送到内存芯片102，具体的，传送至首内存芯片1021DDR3SDRAM0。第二控制/地址线105，将所述首内存芯片1021与一中间内存芯片1022相连、将另一中间内存芯片1022与尾内存芯片1023相连并将相邻的中间内存芯片1022相连，且连接所述这些内存芯片102的第二控制/地址线105的长度等长，数据线组内实现等长控制，解决各内存芯片102之间存在的延迟问题。这样通过第二控制/地址线105将由第一控制/地址线103传送来的控制从首内存芯片1021DDR3SDRAM0依次传送到中间内存芯片1022DDR3SDRAM1 DDR3SDRAM2，再传送到尾内存芯片 1023 为 DDR3SDRAM3。在优选的实施例中，连接这些内存芯片的桩线尽量达到最短。对于不同类型的内存芯片、CPU速率等硬件条件，桩线的最短范围也不尽相同。这些需要根据实际情况进行调试，在本领域中均可以实现。现有技术中匹配电阻设在CPU与内存芯片102中间，在本技术方案中，匹配电阻的位置发生了改变，将所述尾内存芯片1023与匹配电阻相连。VTT终端器106与所述匹配电阻电连接。正如图2所示，改为设在内存芯片102的最远端，即设在最后一片内存芯片102之后。在其他的实施方式中，所述内存芯片102还可以为双通道同步动态随机存储器，或为第二代双通道同步动态随机存储器。在本技术方案具体的实施方式中，内存芯片102要注意包地处理，能够实现内存芯片102与其他信号和电源的隔离。在本实施方式中，所述内存装置的差分时钟线的匹配阻抗电路包括:第一电阻，其阻值为50欧姆，一端连接于正差分时钟线；第二电阻，其阻值为50欧姆，一端连接所述第一电阻的另一端，另一端连接负差分时钟线；以及一 104电容，其一端连接于所述第一电阻、第二电阻的公共节点处，另一端连接至外接电源。通过上述提供的技术方案可以得到如下技术效果:1、提高Fly-by拓扑结构应用于相应平台的成功率；2、PCB走线难度降低，走线空间变大，难度降低；3、生产工艺要求降低，内存芯片为BGA封装，外围的去耦电容离它的位置有要求，例如可以将其放置在内存芯片下方，即满足生产工艺，在降低因拓扑改变而产生的风险的同时也保证了去耦电容的作用效果；4、内存芯片与内存电源一一对应连接，其内存芯片的电源完整性得到有效保证；5、此外，后续的维修维护成本低。以上所述仅为本实用新型的实施例，并非因此限制本实用新型的专利范围，凡是利用本实用新型说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本实用新型的专利保护范围内。
权利要求1.一种PCB主板，其特征在于，包括:CPU及与CPU电连接的内存装置，所述CPU的类型为1.MX6Q/1.MX6D，所述内存装置的拓扑结构为fly-by拓扑结构。
2.根据权利要求1所述的PCB主板，其特征在于，所述内存装置包括: PCB底板，其上设有通孔； 多个内存芯片，包括一首内存芯片、多个中间内存芯片及一尾内存芯片，所述内存芯片设于所述PCB底板的正面； 与所述内存芯片 对应的内存电源，设有去I禹电容，所述内存芯片与所述去I禹电容连接，所述去耦电容设置于所述PCB底板的背面且通过所述通孔与内存芯片电连接； 第一控制/地址线，其一端连接至所述首内存芯片，另一端接收来自相应信号线的控制信号； 第二控制/地址线，将所述首内存芯片与一中间内存芯片相连、将另一中间内存芯片与尾内存芯片相连并将相邻的中间内存芯片相连； 匹配电阻，与所述尾内存芯片电连接； 以及，VTT终端器，其与所述匹配电阻电连接。
3.根据权利要求2所述的PCB主板，其特征在于，还包括与CPU电连接的内存控制器，连接于所述第一控制/地址线的另一端。
4.根据权利要求2所述的PCB主板，其特征在于，所述内存芯片为第三代双通道同步动态随机存储器。
5.根据权利要求2-4任一项所述的PCB主板，其特征在于，所述内存装置的差分时钟线的匹配阻抗电路包括: 第一电阻，其阻值为50欧姆，一端连接于正差分时钟线； 第二电阻，其阻值为50欧姆，一端连接所述第一电阻的另一端，另一端连接负差分时钟线； 以及一 104电容，其一端连接于所述第一电阻、第二电阻的公共节点处，另一端连接至外接电源。
专利摘要本实用新型公开一种PCB主板，包括CPU及与CPU电连接的内存装置，所述CPU的类型为i.MX6Q/i.MX6D，所述内存装置的拓扑结构为fly-by拓扑结构。使用本技术方案提供的PCB主板，能够将使用i.MX6Q/i.MX6D类型CPU的不便加工的T型拓扑的主板换为便于加工的Fly-by拓扑，通过本技术方案提供的内存装置拓扑结构，使PCB走线难度降低，走线空间变大，难度降低，且后续维修维护成本低，解决了现在技术中提到的诸多不足。
文档编号G06F1/16GK203054679SQ20122074972
公开日2013年7月10日 申请日期2012年12月31日 优先权日2012年12月31日
发明者林志洪, 龚泽, 王国华, 黄金生, 王勇 申请人:福建星网视易信息系统有限公司