用于选择向量计算的元素的装置和方法
【专利摘要】本发明描述了用于执行向量精简的装置和方法。例如，根据一个实施例的方法，装置包括：精简逻辑树，包括N-1个精简逻辑块的集合，用于在N个向量元素的单个操作循环中执行精简；通信耦合到所述精简逻辑块的集合的存储第一输入向量的第一输入向量寄存器；通信耦合到所述精简逻辑块的集合的存储第二输入向量的第二输入向量寄存器；存储掩码值的掩码寄存器，所述掩码值控制一个或多个复用器的集合，所述复用器的集合中的每一个选择直接来自第一输入向量寄存器的值或来自精简逻辑块之一的包含经处理的值的输出；一级耦合到一个或多个复用器的输出的输出向量寄存器，用于响应于控制信号接收由每个所述复用器传递的值输出。
【专利说明】用于选择向量计算的元素的装置和方法发明领域
[0001]本发明的实施例一般涉及计算机系统的领域。更具体地，本发明的实施例涉及用于选择向量计算的元素的装置和方法。
【背景技术】
[0002]一般背景
[0003]指令集、或指令集架构(ISA)是涉及编程的计算机架构的一部分，并且可包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处理、以及外部输入和输出(I/o)。术语指令在本申请中一般表示宏指令，宏指令是被提供给处理器(或指令转换器，该指令转换器(利用静态二进制转换、包括动态编译的动态二进制转换)转换、变形、仿真或以其他方式将指令转换成将由处理器处理的一个或多个其他指令)以供执行的指令一作为对比，微指令或微操作(微操作)是处理器的解码器解码宏指令的结果。
[0004]ISA与微架构不同，微架构是实现该指令集的处理器的内部设计。具有不同微架构的处理器可共享共同的指令集。例如，INTEL?奔腾四(Pentium 4)处理器、Intel方—f告睿(Core?)处理器、以及来自加利福尼亚州桑尼威尔(Sunnyvale)的超微半导体有限公司(Advanced Micro Devices, Inc.)的诸多处理器执行几乎相同版本的x86指令集(在更新的版本中加入了一些扩展)，但具有不同的内部设计。例如，ISA的相同寄存器架构可以在不同的微架构中使用公知的技术以不同方法来实现，公知的技术包括专用物理寄存器、使用寄存器重命名机制(例如，使用寄存器别名表(RAT)、重排序缓冲器(R0B)、以及引退寄存器组；使用多个寄存器映射和寄存器池)的一个或多个动态分配物理寄存器，等等。除非另行指出，术语寄存器架构、寄存器组和寄存器在本文中用于指代对软件/编程者可见的寄存器以及指令指定寄存器的方式。在需要特殊性的场合，将使用定语逻辑的、架构的或软件可见的来指示寄存器架构中的寄存器/寄存器组，同时不同的定语将用于指示给定微架构中的寄存器(例如物理寄存器、重排序缓冲器、引退寄存器、寄存器池)。
[0005]指令集包括一个或多个指令格式。给定指令格式定义多个字段(位的数量、位的位置等)以指定将要被执行的操作(操作码)以及该操作将要执行的操作数等等。通过定义指令模板(或子格式)，一些指令格式被进一步分解。例如，可将给定指令格式的指令模板定义成具有该指令格式的字段的不同子集(所包括的字段通常是相同顺序，但至少一些由于包括更少的字段而具有不同的位位置)和/或定义成对给定字段的解释不同。因此，利用给定指令格式(而且如果定义，则按照该指令格式的指令模板中的给定一个模板)来表达ISA的每个指令，并且ISA的每个指令包括用于指定其操作和操作数的字段。例如，示例性的ADD (加法)指令具有特定的操作码和指令格式，该指令格式包括用于指定该操作码的操作码字段和用于选择操作数(源I/目的地和源2)的操作数字段；并且该ADD指令在指令流中的出现将具有在操作数字段中的特定内容，该特定内容选择特定操作数。
[0006]科学应用、金融应用、自动向量化通用应用、RMS(识别、挖掘和合成)应用以及视觉和多媒体应用(诸如，2D/3D图形、图像处理、视频压缩/解压缩、语音识别算法和音频处理)通常需要对大量数据项执行相同的操作(被称为“数据并行性”)。单指令多数据(SMD)指的是使得处理器对多个数据项执行一操作的一种类型的指令。SMD技术尤其适用于将寄存器中的多个位逻辑地划分成多个固定大小的数据元素的处理器，其中每个数据元素表示单独的值。例如，可将256位寄存器中的位指定为要进行操作的源操作数，作为4个单独的64位打包数据元素(四字(Q)尺寸数据元素)、8个单独的32位打包数据元素(双字(D)尺寸数据元素)、16个单独的16位打包数据元素(字(W)尺寸数据元素)、或32个单独的8位数据元素(字节(B)尺寸数据元素)。该数据类型可被称为打包数据类型或向量数据类型，并且该数据类型的操作数被称为打包数据操作数或向量操作数。换句话说，打包数据项或向量指的是打包数据元素的序列，而打包数据操作数或向量操作数是SIMD指令(或称为打包数据指令或向量指令)的源操作数或目的地操作数。
[0007]作为示例，一种类型的SIMD指令指定了将要以纵向方式对两个源向量操作数执行的单个向量操作，用于生成具有相同尺寸的、具有相同数量的数据元素并且按照相同数据元素次序的目的地向量操作数(也被称为结果向量操作数)。源向量操作数中的数据元素被称为源数据元素，而目的地向量操作数中的数据元素被称为目的地或结果数据元素。这些源向量操作数具有相同尺寸并且包含相同宽度的数据元素，因此它们包含相同数量的数据元素。两个源向量操作数中的相同位位置中的源数据元素形成数据元素对(也称为对应的数据元素；即，每个源操作数的数据元素位置O中的数据元素相对应，每个源操作数中的数据元素位置I中的数据元素相对应，以此类推)。对这些源数据元素对中的每一个分别执行该SMD指令指定的操作，以产生匹配数量的结果数据元素，并且因此每一对源数据元素具有相应的结果数据元素。由于该操作是纵向的，且由于结果向量操作数是相同尺寸、具有相同数量的数据元素并且结果数据元素按照与源向量操作数相同的数据元素顺序被存储，所以结果数据元素处于结果向量操作数中与它们在源向量操作数中的相应源数据元素对相同的位位置中。除了这种示例性类型的SMD指令之外，存在各种各样其他类型的SMD指令(例如仅具有一个源向量操作数或具有超过两个源向量操作数、以横向方式操作、产生不同尺寸的结果向量操作数、具有不同尺寸的数据元素和/或具有不同的数据元素次序的SMD指令)。应当理解，术语目的地向量操作数(或目的地操作数)被定义为执行由指令指定的操作的直接结果，包括将该目的地操作数存储在一位置处(可以是由该指令指定的寄存器或存储器地址处)，使得它可作为源操作数由另一指令访问(通过该另一指令指定同一位置)。
[0008]诸如具有包括x86、MMX?、流式 SMD 扩展(SSE)、SSE2、SSE3、SSE4.1 以及 SSE4.2指令的指令集的Intel? Core?处理器所采用的SMD技术之类的SMD技术已经实现了应用性能的重大改进。已经推出和/或发布了被称为高级向量扩展(AVX) (AVX1和AVX2)和利用向量扩展(VEX)编码方案的附加的SMD扩展集(参见例如2011年10月的Intel* 64和IA-32架构软件开发者手册；以及参见2011年6月的Intef高级向量扩展编程参考)。
[0009]与本发明的实施例有关的背景
[0010]向量可被视为一列数据元素或存储在存储器或寄存器中的预定位置中的其它指定数据。处理向量的数据处理应用通常需要使用有效的硬件实现用于执行“向量精简”。向量精简操作可以是例如向量元素的加法或乘法，得到向量的所有数据元素之和或乘积的结果。向量精简操作还可包括(除加法和乘法之外)用于确定向量的最大或最小元素的逻辑操作和比较。
[0011]附图简述
[0012]图1A是示出根据本发明的实施例的示例性有序流水线以及示例性寄存器重命名的无序发布/执行流水线两者的框图；
[0013]图1B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的框图。
[0014]图2是根据本发明的实施例的具有集成的存储器控制器和图形器件的单核处理器和多核处理器的框图。
[0015]图3示出根据本发明一个实施例的系统的框图；
[0016]图4示出了根据本发明的实施例的第二系统的框图；
[0017]图5示出了根据本发明的实施例的第三系统的框图；
[0018]图6示出了根据本发明的实施例的片上系统(SoC)的框图；
[0019]图7是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。
[0020]图8示出用于执行向量精简的本发明的一个实施例；
[0021]图9示出用于执行向量精简的装置的本发明的另一个实施例；
[0022]图1OA和1B是示出根据本发明的实施例的通用向量友好指令格式及其指令模板的框图；
[0023]图1lA-D是示出根据本发明的实施例的示例性专用向量友好指令格式的框图。
[0024]图12是根据本发明的一个实施例的寄存器架构的框图；
[0025]图13A是根据本发明的实施例的单个处理器核以及它与管芯上互连网络的连接及其二级(L2)高速缓存的本地子集的框图。
[0026]图13B是根据本发明的实施例的图13A中处理器核的一部分的展开图。
[0027]详细描述
[0028]示例性处理器架构和数据类型
[0029]图1A是示出根据本发明的实施例的示例性有序流水线和示例性的寄存器重命名的无序发布/执行流水线的框图。图1B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的框图。图1A-B中的实线框示出了有序流水线和有序核，而可选增加的虚线框示出了寄存器重命名的、无序发布/执行流水线和核。给定有序方面是无序方面的子集的情况下，将描述无序方面。
[0030]在图1A中，处理器流水线100包括取出级102、长度解码级104、解码级106、分配级108、重命名级110、调度(也称为分派或发布)级112、寄存器读取/存储器读取级114、执行级116、写回/存储器写入级118、异常处理级122和提交级124。
[0031]图1B示出了包括耦合到执行引擎单元150的前端单元130的处理器核190，且执行引擎单元和前端单元两者都耦合到存储器单元170。核190可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核或混合或替代核类型。作为又一选项，核190可以是专用核，诸如例如网络或通信核、压缩引擎、协处理器核、通用计算图形处理器单元(GPGPU)核、或图形核等等。
[0032]前端单元130包括耦合到指令高速缓存单元134的分支预测单元132，该指令高速缓存单元耦合到指令转换后备缓冲器(TLB) 136，该指令转换后备缓冲器耦合到指令取出单元138，指令取出单元耦合到解码单元140。解码单元140 (或解码器)可解码指令，并生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元140可使用各种不同的机制来实现。合适的机制的示例包括但不限于查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核190包括(例如，在解码单元140中或否则在前端单元130内的)用于存储某些宏指令的微代码的微代码ROM或其他介质。解码单元140耦合至执行引擎单元150中的重命名/分配器单元152。
[0033]执行引擎单元150包括重命名/分配器单元152，该重命名/分配器单元152耦合至引退单元154和一个或多个调度器单元156的集合。调度器单元156表示任何数目的不同调度器，包括预留站、中央指令窗等。调度器单元156耦合到物理寄存器组单元158。每个物理寄存器组单元158表示一个或多个物理寄存器组，其中不同的物理寄存器组存储一种或多种不同的数据类型，诸如标量整数、标量浮点、打包整数、打包浮点、向量整数、向量浮点、状态(例如，作为要执行的下一指令的地址的指令指针)等。在一个实施例中，物理寄存器组单元158包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器、和通用寄存器。物理寄存器组单元158与引退单元154重叠以示出可以用来实现寄存器重命名和无序执行的各种方式(例如，使用重新排序缓冲器和引退寄存器组；使用将来的文件、历史缓冲器和引退寄存器组；使用寄存器映射和寄存器池等等)。引退单元154和物理寄存器组单元158耦合到执行群集160。执行群集160包括一个或多个执行单元162的集合和一个或多个存储器访问单元164的集合。执行单元162可以对各种类型的数据(例如，标量浮点、打包整数、打包浮点、向量整型、向量浮点)执行各种操作(例如，移位、加法、减法、乘法)。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但其他实施例可包括全部执行所有功能的仅一个执行单元或多个执行单元。调度器单元156、物理寄存器组单元158和执行群集160被示为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整型流水线、标量浮点/打包整型/打包浮点/向量整型/向量浮点流水线，和/或各自具有其自己的调度器单元、物理寄存器组单元和/或执行群集的存储器访问流水线一以及在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行群集具有存储器访问单元164的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以为无序发布/执行，并且其余流水线可以为有序发布/执行。
[0034]存储器访问单元164的集合耦合到存储器单元170，该存储器单元包括耦合到数据高速缓存单元174的数据TLB单元172，其中数据高速缓存单元耦合到二级(L2)高速缓存单元176。在一个示例性实施例中，存储器访问单元164可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合至存储器单元170中的数据TLB单元172。指令高速缓存单元134还耦合到存储器单元170中的第二级(L2)高速缓存单元176。L2高速缓存单元176耦合到一个或多个其他级的高速缓存，并最终耦合到主存储器。
[0035]作为示例，示例性寄存器重命名的、无序发布/执行核架构可以如下实现流水线100:1)指令取出138执行取出和长度解码级102和104 ；2)解码单元140执行解码级106 ；3)重命名/分配器单元152执行分配级108和重命名级110 ；4)调度器单元156执行调度级112 ；5)物理寄存器组单元158和存储器单元170执行寄存器读取/存储器读取级114 ；执行群集160执行执行级116 ；6)存储器单元170和物理寄存器组单元158执行写回/存储器写入级118 ；7)各单元可牵涉到异常处理级122 ;以及8)引退单元154和物理寄存器组单元158执行提交级124。
[0036]核190可支持一个或多个指令集(例如，x86指令集(具有与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼州桑尼维尔市的ARM控股的ARM指令集(具有诸如NEON等可选附加扩展))，其中包括本文中描述的各指令。在一个实施例中，核190包括用于支持打包数据指令集扩展(例如，AVX1、AVX2和/或先前描述的一些形式的一般向量友好指令格式(U = O和/或U= I))的逻辑，从而允许很多多媒体应用使用的操作能够使用打包数据来执行。
[0037]应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，此各种方式包括时分多线程化、同步多线程化(其中单个物理核为物理核正在同步多线程化的各线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后诸如用Intei?超线程化技术来同步多线程化)。
[0038]尽管在无序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所示出的处理器的实施例还包括分开的指令和数据高速缓存单元134/174以及共享L2高速缓存单元176，但替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如一级(LI)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。
[0039]图2是根据本发明的各实施例可能具有一个以上核、可能具有集成存储器控制器、以及可能具有集成图形器件的处理器200的框图。图2中的实线框示出具有单个核202A、系统代理210、一个或多个总线控制器单元216的集合的处理器200，而虚线框的可选附加示出具有多个核202A-N、系统代理单元210中的一个或多个集成存储器控制器单元214的集合以及专用逻辑208的替代处理器200。
[0040]因此，处理器200的不同实现可包括:I) CPU，其中专用逻辑208是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核202A-N是一个或多个通用核(例如，通用的有序核、通用的无序核、这两者的组合)；2)协处理器，其中核202A-N是旨在主要用于图形和/或科学(吞吐量)的多个专用核；以及3)协处理器，其中核202A-N是多个通用有序核。因此，处理器200可以是通用处理器、协处理器或专用处理器，诸如例如网络或通信处理器、压缩引擎、图形处理器、GPGPU (通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、或嵌入式处理器等。该处理器可以被实现在一个或多个芯片上。处理器200可以是一个或多个衬底的一部分，和/或可以使用诸如例如BiCMOS、CMOS或NMOS等的多个加工技术中的任何一个技术将处理器200实现在一个或多个衬底上。
[0041]存储器层次结构包括在各核内的一个或多个级别的高速缓存、一个或多个共享高速缓存单元206的集合、以及耦合至集成存储器控制器单元214的集合的外部存储器(未示出)。该共享高速缓存单元206的集合可以包括一个或多个中间级高速缓存，诸如二级(L2)、三级(L3)、四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)、和/或其组合。尽管在一个实施例中，基于环的互连单元212将集成图形逻辑208、共享高速缓存单元206的集合以及系统代理单元210/集成存储器控制器单元214互连，但替代实施例可使用任何数量的公知技术来将这些单元互连。在一个实施例中，可以维护一个或多个高速缓存单元206和核202A-N之间的一致性(coherency)。
[0042]在一些实施例中，核202A-N中的一个或多个核能够多线程化。系统代理210包括协调和操作核202A-N的那些组件。系统代理单元210可包括例如功率控制单元(P⑶)和显示单元。PCU可以是或包括用于调整核202A-N和集成图形逻辑208的功率状态所需的逻辑和组件。显示单元用于驱动一个或多个外部连接的显示器。
[0043]核202A-N在架构指令集方面可以是同构的或异构的；8卩，这些核202A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不冋的指令集。
[0044]图3-6是示例性计算机架构的框图。本领域已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含本文中所公开的处理器和/或其它执行逻辑的多个系统和电子设备一般都是合适的。
[0045]现在参考图3，所示出的是根据本发明一个实施例的系统300的框图。系统300可以包括一个或多个处理器310、315，这些处理器耦合到控制器中枢320。在一个实施例中，控制器中枢320包括图形存储器控制器中枢(GMCH) 390和输入/输出中枢(1H) 350 (其可以在分开的芯片上)；GMCH 390包括存储器和图形控制器，存储器340和协处理器345耦合到该存储器和图形控制器；1H 350将输入/输出(I/O)设备360耦合到GMCH390。或者，存储器和图形控制器中的一个或两者可以被集成在处理器内(如本文中所描述的)，存储器340和协处理器345直接耦合到处理器310以及控制器中枢320，控制器中枢320与1H350处于单个芯片中。
[0046]附加处理器315的任选性质用虚线表示在图3中。每一处理器310、315可包括本文中描述的处理核中的一个或多个，并且可以是处理器200的某一版本。
[0047]存储器340可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢320经由诸如前端总线(FSB)之类的多分支总线、诸如快速通道互连(QPI)之类的点对点接口、或者类似的连接395与处理器310、315进行通信。
[0048]在一个实施例中，协处理器345是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。在一个实施例中，控制器中枢320可以包括集成图形加速器。
[0049]在物理资源310、1315之间可以存在包括架构、微架构、热、和功耗特征等的一系列品质度量方面的各种差异。
[0050]在一个实施例中，处理器310执行控制一般类型的数据处理操作的指令。协处理器指令可嵌入在这些指令中。处理器310将这些协处理器指令识别为应当由附连的协处理器345执行的类型。因此，处理器310在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器345。协处理器345接受并执行所接收的协处理器指令。
[0051]现在参考图4，所示为根据本发明的一实施例的更具体的第一示例性系统400的框图。如图4所示，多处理器系统400是点对点互连系统，并包括经由点对点互连450耦合的第一处理器470和第二处理器480。处理器470和480中的每一个都可以是处理器200的某一版本。在本发明的一个实施例中，处理器470和480分别是处理器310和315,而协处理器438是协处理器345。在另一实施例中，处理器470和480分别是处理器310和协处理器345。
[0052]处理器470和480被示为分别包括集成存储器控制器(MC)单元472和482。处理器470还包括作为其总线控制器单元的一部分的点对点(P-P)接口 476和478 ;类似地，第二处理器480包括点对点接口 486和488。处理器470、480可以使用点对点(P-P)电路478、488经由P-P接口 450来交换信息。如图4所示，IMC 472和482将各处理器耦合至相应的存储器，即存储器432和存储器434，这些存储器可以是本地附连至相应的处理器的主存储器的部分。
[0053]处理器470、480可各自经由使用点对点接口电路476、494、486、498的各个P-P接口 452、454与芯片组490交换信息。芯片组490可以可选地经由高性能接口 439与协处理器438交换信息。在一个实施例中，协处理器438是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。
[0054]共享高速缓存(未示出)可以被包括在任一处理器之内，或被包括在两个处理器外部但仍经由P-P互连与这些处理器连接，从而如果将某处理器置于低功率模式时，可将任一处理器或两个处理器的本地高速缓存信息存储在该共享高速缓存中。
[0055]芯片组490可经由接口 496耦合至第一总线416。在一个实施例中，第一总线416可以是外围组件互连(PCI)总线，或诸如PCI Express总线或其它第三代I/O互连总线之类的总线，但本发明的范围并不受此限制。
[0056]如图4所示，各种I/O设备414可以连同总线桥418耦合到第一总线416，总线桥将第一总线416耦合至第二总线420。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU的处理器、加速器(诸如例如图形加速器或数字信号处理器(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器415耦合到第一总线416。在一个实施例中，第二总线420可以是低引脚计数(LPC)总线。各种设备可以被耦合至第二总线420，在一个实施例中这些设备包括例如键盘/鼠标422、通信设备427以及诸如可包括指令/代码和数据430的盘驱动器或其它大容量存储设备的存储单元428。此外，音频I/O 424可以被耦合至第二总线420。注意，其它架构是可能的。例如，代替图4的点对点架构，系统可以实现多分支总线或其它这类架构。
[0057]现在参考图5，所示为根据本发明的实施例的更具体的第二示例性系统500的框图。图4和图5中的相同部件用相同附图标记表示，并从图5中省去了图4中的某些方面，以避免使图5的其它方面变得模糊。
[0058]图5示出处理器470、480可分别包括集成存储器和I/O控制逻辑(“CL”)472和482。因此，CL 472、482包括集成存储器控制器单元并包括I/O控制逻辑。图5不仅示出存储器432、434耦合至CL 472、482，而且还示出I/O设备514也耦合至控制逻辑472、482。传统I/o设备515被耦合至芯片组490。
[0059]现在参照图6，所示出的是根据本发明一个实施例的SoC 600的框图。在图2中，相似的部件具有同样的附图标记。另外，虚线框是更先进的SoC的可选特征。在图6中，互连单元602被耦合至:应用处理器610，该应用处理器包括一个或多个核202A-N的集合以及共享高速缓存单元206 ;系统代理单元210 ;总线控制器单元216 ;集成存储器控制器单元214 ;—组或一个或多个协处理器620，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元630 ;直接存储器存取(DMA)单元632 ;以及用于耦合至一个或多个外部显示器的显示单元640。在一个实施例中，协处理器620包括专用处理器，诸如例如网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器等等。
[0060]本文公开的机制的各实施例可以被实现在硬件、软件、固件或这些实现方法的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。
[0061]可将程序代码(诸如图4中示出的代码430)应用于输入指令，以执行本文描述的各功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有诸如例如数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器之类的处理器的任何系统。
[0062]程序代码可以用高级程序化语言或面向对象的编程语言来实现，以便与处理系统通信。在需要时，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定编程语言的范围。在任一情形下，该语言可以是编译语言或解释语言。
[0063]至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，指令表示处理器中的各种逻辑，指令在被机器读取时使得该机器制作用于执行本文所述的技术的逻辑。被称为“IP核”的这些表示可以被存储在有形的机器可读介质上，并被提供给多个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。
[0064]这样的机器可读存储介质可以包括但不限于通过机器或设备制造或形成的物品的非瞬态的有形安排，其包括存储介质，诸如:硬盘；任何其它类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、紧致盘可重写(CD-RW)以及磁光盘；半导体器件，例如只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)之类的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM);相变存储器(PCM);磁卡或光卡；或适于存储电子指令的任何其它类型的介质。
[0065]因此，本发明的各实施例还包括非瞬态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。
[0066]在一些情况下，指令转换器可用来将指令从源指令集转换至目标指令集。例如，指令转换器可以变换(例如使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其它方式将指令转换成将由核来处理的一个或多个其它指令。指令转换器可以用软件、硬件、固件、或其组合实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。
[0067]图7是根据本发明的各实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所示的实施例中，指令转换器是软件指令转换器，但作为替代，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图7示出可以使用x86编译器704来编译利用高级语言702的程序，以生成可以由具有至少一个x86指令集核的处理器716原生执行的x86 二进制代码706。具有至少一个x86指令集核的处理器716表示任何处理器，这些处理器能通过兼容地执行或以其他方式处理以下内容来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能:1)英特尔x86指令集核的指令集的本质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行的应用或其它程序的目标代码版本，以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果。x86编译器704表示用于生成x86 二进制代码706 (例如，目标代码)的编译器，该二进制代码706可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器716上执行。类似地，图7示出可以使用替代的指令集编译器708来编译利用高级语言702的程序，以生成可以由不具有至少一个x86指令集核的处理器714(例如具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代指令集二进制代码710。指令转换器712被用来将x86 二进制代码706转换成可以由不具有x86指令集核的处理器714原生执行的代码。该转换后的代码不大可能与替代性指令集二进制代码710相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作并由来自替代指令集的指令构成。因此，指令转换器712通过仿真、模拟或任何其它过程来表示允许不具有x86指令集处理器或核的处理器或其它电子设备执行x86 二进制代码706的软件、固件、硬件或其组合。
[0068]本发明用于执行向量精简的实施例
[0069]本发明的实施例包括在向量寄存器内执行各种形式的向量精简的一类指令。作为示例而非限制，向量精简可包括诸如按位AND和按位OR之类的逻辑操作和诸如乘法和加法(求和)之类的数学操作。
[0070]在一个实施例中，新的一类指令将从掩码寄存器读取的断言-掩码作为输入，该掩码寄存器控制精简操作的行为。提供两种形式的指令，一般称为“前”和“后”以促进编译器代码生成。两种形式区别在于它们的输出。指令的“前”形式输出“前”精简值；而指令的“后”形式输出“后”精简值(如以下更详细地描述)。
[0071]以下描述“前”和“后”指令的两种特定版本，称为VRunningPreAdd和vRunningPostAdd。然而,应当注意,本发明的底层原理不限于这些特定版本。
[0072]以下的伪代码描述该类建议指令的一般形式。以下特定的代码序列执行向量寄存器内跨向量元素的精简整数和。在本发明的范围内构想到的其它精简功能包括浮点加法、整数或浮点乘积(乘法)、按位AND、按位0R、按位XOR和其它逻辑和数学操作。
[0073]
【权利要求】
1.一种用于执行向量精简的装置，包括: 精简逻辑树，包括N-1个精简逻辑块的集合，用于在N个向量元素的单个操作循环中执行精简； 通信耦合到所述精简逻辑块的集合的存储第一输入向量的第一输入向量寄存器； 通信耦合到所述精简逻辑块的集合的存储第二输入向量的第二输入向量寄存器；存储掩码值的掩码寄存器，所述掩码值控制一个或多个复用器的集合，所述复用器的集合中的每一个选择直接来自第一输入向量寄存器的值或来自精简逻辑块之一的包含经处理的值的输出；以及 耦合到一个或多个复用器的输出的输出向量寄存器，用于响应于控制信号接收由每个所述复用器传递的值输出。
2.如权利要求1所述的装置，其特征在于，精简逻辑块被配置成响应于由处理器生成的功能输入信号，对来自第一和第二输入向量寄存器的输入执行指定的逻辑或数学操作。
3.如权利要求2所述的装置，其特征在于，从包含以下各项的组中选择逻辑或数学操作: 对来自第一和第二输入向量寄存器的值求和的求和操作； 将来自第一和第二输入向量寄存器的值相乘的乘积操作； 逻辑移位操作； 算术移位操作； 按位AND操作； 按位OR操作；以及 按位XOR操作。
4.如权利要求1所述的装置，其特征在于，精简逻辑块被布置成多级，其中来自第N级的输出耦合到第(N+1)级的输入，且其中来自最后一级的输出耦合到一个或多个复用器的隹A
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【文档编号】G06F9/302GK104204989SQ201280072063
【公开日】2014年12月10日 申请日期:2012年3月30日 优先权日:2012年3月30日
【发明者】V·W·李, J·巴拉德瓦杰, D·金, N·万苏德范, T-F·奈, A·哈特诺, S·巴格索克希 申请人:英特尔公司