基于FPGA的DPR SoC自重构系统的耗时计算方法及应用的制作方法
【专利摘要】本发明公开了一种基于FPGA的DPR?SoC自重构系统的耗时计算方法，在DPR?SoC自重构系统进行动态实时重构过程中，依据数据的流向可分为三个互斥的耗时阶段，分别为DMEM-PRO阶段、PRO-ICAP阶段和ICAP-CM阶段，每个阶段对应的耗时分别为：RTDMEM-PRO，为处理器将部分配置数据从外部存储设备中读取到本地内存的时间；RTPRO-ICAP，为部分配置数据从处理器本地内存转移至重构控制器缓冲区的时间；RTICAP-CM，为部分配置数据从重构控制器的缓冲区域通过ICAP内部配置访问端口写入到FPGA配置空间的时间；得到DPR?SoC自重构系统的全局耗时RT等于上述三个阶段的耗时之和。本发明还公开了一种基于耗时计算方法的性能评估方法。
【专利说明】基于FPGA的DPR SoC自重构系统的耗时计算方法及应用
【技术领域】
[0001]本发明涉及基于FPGA的DPR SoC自重构系统领域，尤其涉及一种基于FPGA的DPRSoC自重构系统的耗时计算方法及应用。
【背景技术】
[0002]为了面向密集型计算任务和海量数据处理对计算加速日益增长的苛刻需求，DPR动态部分可重构技术由于充分发挥了资源时分复用性，同时合理解决了摩尔定律带来的挑战，逐渐成为目前最具活力和发展前途的一项技术研究和解决策略。基于FPGA的DPR SoC自重构片上系统则充分利用了可编程器件和集成芯片超大规模、超高密度、超低功耗和最优性能等特性，近几年在大数运算、基因重组与匹配、数字图像处理、实时智能监控、图像纹理填充、声纳波束合成、军事目标匹配以及集成电路的计算机辅助设计等领域得以广泛应用。
[0003]相对于利用通用处理器进行数据处理算法，DPR SoC自重构系统通过将纯粹的软件过渡为高速的硬件任务进行执行，从而提高了处理速度；相对于ASIC专用集成电路进行计算任务的处理，DPR SoC自重构系统将其从定制形式过渡为半定制形式,进一步节约了硬件成本，降低了开发周期。
[0004]虽然基于FPGA和总线通信架构的DPR SoC自重构系统利用模块实时动态重载性质带来的优势以使得系统性能非线性增加，资源占用大幅降低，但是同时也将性能优化和评估引入到该系统中，如何为其建模一套可靠性的耗时评测嵌入式通用系统和高精度的计算公式成为当务之急。高效通用的耗时测量系统和计算公式能够为设计人员构建最优的DPR SoC自重构系统提供指导意义。
【发明内容】
[0005]本发明提供了一种基于FPGA的DPR SoC自重构系统耗时计算方法和性能评估模型，解决了当前系统无法实现定量性能评估及优化的问题，为性能与片上资源占用之间的权衡提供了评测指标。
[0006]基于FPGA的DPR SoC自重构系统，至少包括嵌入式软核、硬核处理器、重构专用控制器、总线、部分配置比特流存储模块、内存访问控制器、可重构动态IP核模块等，所有模块挂载在主从总线或独立的单总线上，共享总线带宽的同时通过冲裁机制竞争总线的使用权。
[0007]所述耗时计算通用方法是在DPR SoC自重构系统的基础上引入并集成自定义的定时测量IP核，用以分阶段对系统整体耗时进行有效测量和评估，所述通用方法在进行测试数据整理和分析后，将依据数学方法进一步推导出高可靠性的计算公式。
[0008]一种基于FPGA的DPR SoC自重构系统的耗时计算方法，在DPR SoC自重构系统进行动态实时重构过程中，依据数据的流向可分为三个互斥的耗时阶段，分别为DMEM-PRO阶段、PRO-1CAP阶段和ICAP-CM阶段，每个阶段对应的耗时分别为:[0009]RTdmem_peo,为处理器将部分配置数据从外部存储设备中读取到本地内存的时间；
[0010]rtpeo_icap,为部分配置数据从处理器本地内存转移至重构控制器缓冲区的时间；[0011]RTkamm,为部分配置数据从重构控制器的缓冲区域通过ICAP内部配置访问端口写入到FPGA配置空间的时间；
[0012]算得DPR SoC自重构系统的全局耗时RT
[0013]RT-RTdmem_pro+RTprc1_icap+RTicap_cm。
[0014]本发明中，第一阶段RTdmeshw的耗时，即嵌入式处理器将部分可配置数据从外部存储设备中读取到本地内存的时间，主要取决于内存访问控制器的读取带宽。外部存储设备类型以Compact Flash设备作为基准,嵌入式处理器以Microblaze作为基准,通过测量系统可测试并计算出SysACE控制器(用于访问Compact Flash设备)的带宽为0.63418MByte/s，同时Microblaze处理器的工作频率为100MHz，处理的数据位宽为32bit。将外部存储设备访问控制器的类型因子(带宽系数)定义为Dtype，不同嵌入式处理器工作频率系数因子定义为Pfre，处理数据带宽定义为Pdata，该阶段的耗时计算公式为
[0015]
【权利要求】
1.一种基于FPGA的DPR SoC自重构系统的耗时计算方法，其特征在于，在DPR SoC自重构系统进行动态实时重构过程中，依据数据的流向可分为三个互斥的耗时阶段，分别为DMEM-PRO阶段、PRO-1CAP阶段和ICAP-CM阶段，每个阶段对应的耗时分别为: RTdmem-?，为处理器将部分配置数据从外部存储设备中读取到本地内存的时间； RTpeo_icap,为部分配置数据从处理器本地内存转移至重构控制器缓冲区的时间； RTrap-O1,为部分配置数据从重构控制器的缓冲区域通过ICAP内部配置访问端口写入到FPGA配置空间的时间； 算得DPR SoC自重构系统的全局耗时RT
RT_RTDMEM_PIi0+RTpRC1_ICAp+RTICAp_CM。
2.如权利要求1所述的基于FPGA的DPRSoC自重构系统的耗时计算方法，其特征在于，所述DMEM-PRO阶段的耗时为
3.如权利要求1所述的基于FPGA的DPRSoC自重构系统的耗时计算方法，其特征在于，所述PRO-1CAP阶段的耗时为
4.如权利要求1所述的基于FPGA的DPRSoC自重构系统的耗时计算方法，其特征在于，所述ICAP-CM阶段的耗时为
5.如权利要求1所述的基于FPGA的DPRSoC自重构系统的耗时计算方法，其特征在于，所述的DPR SoC自重构系统的全局耗时RT还包括额外的耗时开销RTadditim，则
RT-RTDMEM_pEQ+RTpEQ_ICAp+RTICAp_CM+RTaddition 其中，RTaddition为常量，包括确保安全性的配置代码分析时间，可重构器件的初始化和启动时间，处理器向重构控制器发送合适指令的时间，配置数据从用户空间到Linux内核的拷贝时间。
6.一种基于权利要求1~5任一项所述的耗时计算方法的性能评估方法,其特征在于，用于性能评估的指标向量ARPT为
【文档编号】G06F19/00GK103455714SQ201310365661
【公开日】2013年12月18日 申请日期:2013年8月20日 优先权日:2013年8月20日
【发明者】张亮, 沈沛意, 宋娟, 董洛兵, 刘春红, 郑凌, 蔡玉鑫 申请人:西安电子科技大学