一种改进型8051ip核的制作方法
【专利摘要】本发明公开了一种改进型8051IP核，包括ROM模块、译码模块、控制模块、运算模块、RAM模块，相较于现有技术，其具有以下创新：(1)将传统的8051的机器周期改为时钟周期。(2)运算模块使用单周期除法器和单周期乘法器。(3)采用4级流水线技术。(4)将程序存储器ROM位宽由8位扩展为24位。本发明采用全新的24指令位宽架构，可以一次从程序存储器中读出3个字节，从而将标准8051复杂指令集变为精简指令集。同时采用四级流水线技术，提高了指令执行效率。非跳转指令可以在一个时钟周期内完成，跳转指令可以在2个时钟周期完成。单周期乘法器，单周期除法器，与标准8051相比速度提升了48倍。同时占用较少的逻辑资源。根据Dhrystone2.1测试，是传统8051的执行速度的14倍。
【专利说明】—种改进型8051 IP核
【技术领域】
[0001]本发明属于嵌入式CPU IP核研究领域，涉及一种改进型8051IP核。
【背景技术】
[0002]当前FPGA中嵌入式CPU分为硬核和软核，目前嵌入式硬核有高性能corteXA9双核。嵌入式软核有Altera公司的NIOS、Xilinx的Micro Blaze以及改进后的8051IP核，前两个都是免费的IP核，可灵活配置，但是需要用各自的编译器，且编译时间漫长，不便于修改，应用非常少。嵌入式硬核只有高端器件上面才有，不适用于大多数应用要求，且价格昂贵。
[0003]随着S0C(System On Chip)技术发展，基于IP核的SOC设计有利于增加新功能和缩短上市时间的特点，越来越得到广泛地应用。在单片机家族中MCS-51是一个经典的单片机，由于其占用逻辑资源少，历经30多年至今在FPGA应用中依然应用很广。但传统的8051引入了机器周期，每个机器周期需要12个时钟，每条指令需要不同的机器周期来完成。这严重制约了指令执行效率，使其应用范围局限于低速要求。
[0004]因此，寻求一种改进型的8051IP核，使其在价格不增加的情况下还能够实现高速的目的，具有重要实用价值。
【发明内容】
[0005]本发明针对现有8051IP核指令执行效率、工作速度低的不足，提供了一种改进型8051IP核，其基于精简指令集和流水线技术，工作速度和指令执行效率较原有8051都有较大提升。
[0006]本发明的目的通过以下的技术方案实现:一种改进型8051IP核，包括ROM模块、译码模块、控制模块、运算模块、RAM模块，所述译码模块采用四级流水线并行分段处理，将每条指令划分为取指译码、取数、运算、回写四个阶段，每一阶段访问不同的数据，四级流水线并行执行。由于每一阶段访问不同的数据，不会造成资源冲突，除跳转指令，其他指令都可以在一个周期内完成。跳转指令只需要两个周期完成，因此速度可以大大提高。
[0007]优选的，所述IP核中的基本时间单位采用时钟周期。相较于传统的机器周期，速度更快。
[0008]更进一步的，所述ROM模块的位宽为24位，具体是由一个8bit位宽存储体和一个16bit位宽存储体组成，设addr为输入地址，addr8为8位存储体地址，addr 16为16位存储体地址，则:
【权利要求】
1.一种改进型8051IP核，其特征在于，包括ROM模块、译码模块、控制模块、运算模块、RAM模块，所述译码模块采用四级流水线并行分段处理，将每条指令划分为取指译码、取数、运算、回写四个阶段，每一阶段访问不同的数据，四级流水线并行执行。
2.根据权利要求1所述的改进型8051IP核，其特征在于，所述IP核中的基本时间单位采用时钟周期。
3.根据权利要求1所述的改进型8051IP核，其特征在于，所述ROM模块的位宽为24位，具体是由一个8bit位宽存储体和一个16bit位宽存储体组成，设addr为输入地址，addr8为8位存储体地址，addr 16为16位存储体地址，则:
4.根据权利要求2所述的改进型8051IP核，其特征在于，所述运算模块采用单周期乘法器和单周期除法器。
5.根据权利要求4所述的改进型8051IP核，其特征在于，所述单周期除法器采用基-4除法器，每个时钟周期产生 2位商，4个该除法器并行运算，每次产生8位商，其计算方法是: (1)先判断除数是否为0，如果是O则商和余数都返回0，如果除数不是O则进行步骤(2)； (2)根据除数和被除数进行商选择判断，其中q表示商，Dd表示被除数，Ds表示除数，其方法是:
r3, ;'? 3Ds < Dd;
2， 砷 2Ds<Dd<3Ds;
I,M| Ds < Dd < 2Ds ;
J) '〖? Dd < Ds ; (3)计算余数R=Dd_qXDs。
6.根据权利要求1所述的改进型8051IP核，其特征在于，所述RAM模块分为内部RAM模块、外部RAM模块、特殊功能RAM模块，其中内部RAM模块用于接收运算模块产生的数据，存储需要保存和改写的数据，外部RAM模块用于存储内部RAM模块存放不下的内容，特殊功能RAM模块，用于连接外围模块的寄存器。
7.根据权利要求6所述的改进型8051IP核，其特征在于，所述内部RAM模块采用双口RAM0
【文档编号】G06F9/38GK103488462SQ201310404966
【公开日】2014年1月1日 申请日期:2013年9月6日 优先权日:2013年9月6日
【发明者】易清明, 陈明敏, 石敏, 曾杰麟 申请人:暨南大学